JPH04337852A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04337852A JPH04337852A JP13982391A JP13982391A JPH04337852A JP H04337852 A JPH04337852 A JP H04337852A JP 13982391 A JP13982391 A JP 13982391A JP 13982391 A JP13982391 A JP 13982391A JP H04337852 A JPH04337852 A JP H04337852A
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- Japan
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- word
- memory device
- memory element
- constituting
- bits
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Links
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ワード単位でアクセ
スする計算機システムのメモリ装置に係わり、特にその
読み出し及び書き込みの制御に関するものである。
スする計算機システムのメモリ装置に係わり、特にその
読み出し及び書き込みの制御に関するものである。
【０００２】
【従来の技術】図７は、従来の計算機システムにおける
メモリ装置の読み出しに関する構成を示すもので、便宜
上１ワードを１６ビット、全体で１メガワードの記憶容
量を持つものを示している。図７において、１はメモリ
素子で、例えば三菱電機株式会社製Ｍ５Ｍ４１０００Ａ
Ｐのようなダイナミックメモリである。２ｃはメモリ装
置の各部に制御信号を供給するタイミング発生回路、３
は２０ビットのアドレス情報からメモリ素子１に与える
１０ビットのアドレス情報を選択するためのデータセレ
クタで、Ｓ端子がローレベル（以後Ｌレベル）の時、Ａ
端子への入力信号がＹ端子に出力され、Ｓ端子がハイレ
ベル（以後Ｈレベル）の時、Ｂ端子への入力信号がＹ端
子へ出力されるものである。４ｃはメモリ素子１からの
読み出しデータを保持する読み出しデータレジスタ、４
０は読み出しデータレジスタ４ｃを構成するエッジトリ
ガー方式のフリップフロップで、ＣＫ端子がＬレベルか
らＨレベルに遷移した時、Ｄ端子への入力が取り込まれ
てＱ端子へ出力されるものである。
メモリ装置の読み出しに関する構成を示すもので、便宜
上１ワードを１６ビット、全体で１メガワードの記憶容
量を持つものを示している。図７において、１はメモリ
素子で、例えば三菱電機株式会社製Ｍ５Ｍ４１０００Ａ
Ｐのようなダイナミックメモリである。２ｃはメモリ装
置の各部に制御信号を供給するタイミング発生回路、３
は２０ビットのアドレス情報からメモリ素子１に与える
１０ビットのアドレス情報を選択するためのデータセレ
クタで、Ｓ端子がローレベル（以後Ｌレベル）の時、Ａ
端子への入力信号がＹ端子に出力され、Ｓ端子がハイレ
ベル（以後Ｈレベル）の時、Ｂ端子への入力信号がＹ端
子へ出力されるものである。４ｃはメモリ素子１からの
読み出しデータを保持する読み出しデータレジスタ、４
０は読み出しデータレジスタ４ｃを構成するエッジトリ
ガー方式のフリップフロップで、ＣＫ端子がＬレベルか
らＨレベルに遷移した時、Ｄ端子への入力が取り込まれ
てＱ端子へ出力されるものである。
【０００３】図８は図７で示したメモリ装置の制御タイ
ミングを示したものである。図８のＡ０−９はメモリ素
子１のＡ０−９端子、ＳＥＬ，ＲＡＳ，ＣＡＳはタイミ
ング発生回路２ｃの出力信号を示したものである。この
メモリ装置の図８に示す動作については当業者には周知
なものであるため、その説明は省略する。
ミングを示したものである。図８のＡ０−９はメモリ素
子１のＡ０−９端子、ＳＥＬ，ＲＡＳ，ＣＡＳはタイミ
ング発生回路２ｃの出力信号を示したものである。この
メモリ装置の図８に示す動作については当業者には周知
なものであるため、その説明は省略する。
【０００４】一方、図９は、従来の計算機システムにお
けるメモリ装置の書き込みに関する構成を示すもので、
前記と同様に便宜上１ワードを１６ビット、全体で１メ
ガワードの記憶容量を持つものを示している。図９にお
いて、１はメモリ素子で、例えば三菱電機株式会社製Ｍ
５Ｍ４１０００ＡＰのようなダイナミックメモリである
。２ｄはメモリ装置の各部に制御信号を供給するタイミ
ング発生回路、３は２０ビットのアドレス情報からメモ
リ素子１に与える１０ビットのアドレス情報を選択する
ためのデータセレクタで、Ｓ端子がＬレベルの時、Ａ端
子への入力信号がＹ端子に出力され、Ｓ端子がＨレベル
の時、Ｂ端子への入力信号がＹ端子へ出力されるもので
ある。４はメモリ素子１への書き込みデータを保持する
書き込みデータレジスタである。
けるメモリ装置の書き込みに関する構成を示すもので、
前記と同様に便宜上１ワードを１６ビット、全体で１メ
ガワードの記憶容量を持つものを示している。図９にお
いて、１はメモリ素子で、例えば三菱電機株式会社製Ｍ
５Ｍ４１０００ＡＰのようなダイナミックメモリである
。２ｄはメモリ装置の各部に制御信号を供給するタイミ
ング発生回路、３は２０ビットのアドレス情報からメモ
リ素子１に与える１０ビットのアドレス情報を選択する
ためのデータセレクタで、Ｓ端子がＬレベルの時、Ａ端
子への入力信号がＹ端子に出力され、Ｓ端子がＨレベル
の時、Ｂ端子への入力信号がＹ端子へ出力されるもので
ある。４はメモリ素子１への書き込みデータを保持する
書き込みデータレジスタである。
【０００５】図１０は図９で示したメモリ装置の制御タ
イミングを示したものである。図１０のＡ０−９はメモ
リ素子１のＡ０−９端子、ＳＥＬ，ＷＥ，ＲＡＳ，ＣＡ
Ｓはタイミング発生回路２ｄの出力信号を示したもので
ある。このメモリ装置の図１０に示す動作については当
業者には周知なものであるため、その説明は省略する。
イミングを示したものである。図１０のＡ０−９はメモ
リ素子１のＡ０−９端子、ＳＥＬ，ＷＥ，ＲＡＳ，ＣＡ
Ｓはタイミング発生回路２ｄの出力信号を示したもので
ある。このメモリ装置の図１０に示す動作については当
業者には周知なものであるため、その説明は省略する。
【０００６】
【発明が解決しようとする課題】従来のメモリ装置は以
上のように構成されているが、図７のメモリ装置におい
ては、ワードを構成するビットに対してアドレス情報（
Ａ０−９），制御信号（ＲＡＳ，ＣＡＳ）が全て共通に
供給されるため、１回の読み出し動作でワードを構成す
るビット列（図７のＤ０〜Ｄ１５）の全てを一括して読
み出すことしかできなかった。
上のように構成されているが、図７のメモリ装置におい
ては、ワードを構成するビットに対してアドレス情報（
Ａ０−９），制御信号（ＲＡＳ，ＣＡＳ）が全て共通に
供給されるため、１回の読み出し動作でワードを構成す
るビット列（図７のＤ０〜Ｄ１５）の全てを一括して読
み出すことしかできなかった。
【０００７】また、図９のメモリ装置においても、ワー
ドを構成するビットに対してアドレス情報（Ａ０−９）
，制御信号（ＲＡＳ，ＣＡＳ，ＷＥ）が全て共通に供給
されるため、１回の書き込み動作で特定のワードを構成
するビット列（図９のＤ０〜Ｄ１５）の全てを書き込む
ことしかできなかった。従って、一部のビットのみを書
き込む場合には、該当するワードのデータをいったん読
み出して書き込みたいビットを変更した後、書き込む必
要があった。
ドを構成するビットに対してアドレス情報（Ａ０−９）
，制御信号（ＲＡＳ，ＣＡＳ，ＷＥ）が全て共通に供給
されるため、１回の書き込み動作で特定のワードを構成
するビット列（図９のＤ０〜Ｄ１５）の全てを書き込む
ことしかできなかった。従って、一部のビットのみを書
き込む場合には、該当するワードのデータをいったん読
み出して書き込みたいビットを変更した後、書き込む必
要があった。
【０００８】本発明は上記のような問題点を解消するた
めになされたもので、第１の目的は、指定したワードを
構成するビットを全て読み出す従来の機能に加えて、ワ
ードを構成するビットのうち任意のビットのみを読み出
すことができるメモリ装置を得ることにある。
めになされたもので、第１の目的は、指定したワードを
構成するビットを全て読み出す従来の機能に加えて、ワ
ードを構成するビットのうち任意のビットのみを読み出
すことができるメモリ装置を得ることにある。
【０００９】また、第２の目的は、指定したワードを構
成する全てのビットを書き込む従来の機能に加えて、ワ
ードを構成するビットのうち任意のビットのみにデータ
を書き込むことができるメモリ装置を得ることにある。
成する全てのビットを書き込む従来の機能に加えて、ワ
ードを構成するビットのうち任意のビットのみにデータ
を書き込むことができるメモリ装置を得ることにある。
【００１０】
【課題を解決するための手段】第１の発明に係るメモリ
装置は、ワードを構成するメモリ素子各々に対して独立
に読み出しの制御信号を与える制御手段（タイミング発
生回路２ａ）と、制御信号を与えたメモリ素子の読み出
しデータのみを保持する読み出しデータ保持手段（読み
出しデータレジスタ４ａ）を備え、ワードを構成するビ
ットの一部のみを読み出せるようにしたものである。
装置は、ワードを構成するメモリ素子各々に対して独立
に読み出しの制御信号を与える制御手段（タイミング発
生回路２ａ）と、制御信号を与えたメモリ素子の読み出
しデータのみを保持する読み出しデータ保持手段（読み
出しデータレジスタ４ａ）を備え、ワードを構成するビ
ットの一部のみを読み出せるようにしたものである。
【００１１】また、第２の発明に係るメモリ装置は、ワ
ードを構成するメモリ素子各々に対して独立に書き込み
の制御信号を与える制御手段（タイミング発生回路２ｂ
）を備え、ワードを構成するビットのうち一部のビット
のみにデータを書き込めるようにしたものである。
ードを構成するメモリ素子各々に対して独立に書き込み
の制御信号を与える制御手段（タイミング発生回路２ｂ
）を備え、ワードを構成するビットのうち一部のビット
のみにデータを書き込めるようにしたものである。
【００１２】
【作用】第１の発明において、各メモリ素子１に独立し
た制御信号を与える制御手段（タイミング発生回路２ａ
）は、ワードを構成するメモリ素子１の一部のみを活性
化し、特定のメモリ素子からデータを読み出すことを可
能にする。また、読み出しデータ保持手段（読み出しデ
ータレジスタ４ａ）は、前記制御手段（タイミング発生
回路２ａ）によって活性化されたメモリ素子１の出力で
ある読み出しデータのみを保持し、活性化されていない
ビットのデータが破壊されないようにする。
た制御信号を与える制御手段（タイミング発生回路２ａ
）は、ワードを構成するメモリ素子１の一部のみを活性
化し、特定のメモリ素子からデータを読み出すことを可
能にする。また、読み出しデータ保持手段（読み出しデ
ータレジスタ４ａ）は、前記制御手段（タイミング発生
回路２ａ）によって活性化されたメモリ素子１の出力で
ある読み出しデータのみを保持し、活性化されていない
ビットのデータが破壊されないようにする。
【００１３】また、第２の発明において、各メモリ素子
１に独立した制御信号を与える制御手段（タイミング発
生回路２ｂ）は，ワードを構成するメモリ素子１の一部
のみを活性化し、特定のメモリ素子のみにデータを書き
込むことを可能にする。
１に独立した制御信号を与える制御手段（タイミング発
生回路２ｂ）は，ワードを構成するメモリ素子１の一部
のみを活性化し、特定のメモリ素子のみにデータを書き
込むことを可能にする。
【００１４】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、第１の発明に基づく実施例の構成を示す
もので、便宜上１ワード１６ビット、全体で１メガワー
ドの記憶容量を持つものを示している。ただし、本発明
はワードの大きさ、メモリ装置の容量等に制限を受けた
り、加えたりするものではない。図１において、１はメ
モリ素子で、例えば三菱電機株式会社製Ｍ５Ｍ４１００
０ＡＰのようなダイナミックメモリである。２ａはメモ
リ装置の各部に制御信号を供給するタイミング発生回路
（制御手段）、３はタイミング発生回路２ａからのモー
ド信号に基づき２０ビットのアドレス情報からメモリ素
子１に与える１０ビットのアドレス情報を選択するため
のデータセレクタ、４ａはメモリ素子１からの読み出し
データを保持する読み出しデータレジスタ（読み出しデ
ータ保持手段）、４０は読み出しデータレジスタ４ａを
構成するエッジトリガー方式のフリップフロップで、Ｃ
Ｋ端子がＬレベルからＨレベルに遷移した時、Ｄ端子へ
の入力が取り込まれてＱ端子へ出力されるものである。 上記タイミング発生回路２ａは、各メモリ素子１のＲＡ
Ｓ端子には従来と同様に共通のＲＡＳ信号を与えるが、
各メモリ素子１のＣＡＳ端子及び読み出しデータレジス
タ４ａを構成する各フリップフロップ４０のＣＫ端子に
は独立したＣＡＳ０〜１５信号を与えるものである。
する。図１は、第１の発明に基づく実施例の構成を示す
もので、便宜上１ワード１６ビット、全体で１メガワー
ドの記憶容量を持つものを示している。ただし、本発明
はワードの大きさ、メモリ装置の容量等に制限を受けた
り、加えたりするものではない。図１において、１はメ
モリ素子で、例えば三菱電機株式会社製Ｍ５Ｍ４１００
０ＡＰのようなダイナミックメモリである。２ａはメモ
リ装置の各部に制御信号を供給するタイミング発生回路
（制御手段）、３はタイミング発生回路２ａからのモー
ド信号に基づき２０ビットのアドレス情報からメモリ素
子１に与える１０ビットのアドレス情報を選択するため
のデータセレクタ、４ａはメモリ素子１からの読み出し
データを保持する読み出しデータレジスタ（読み出しデ
ータ保持手段）、４０は読み出しデータレジスタ４ａを
構成するエッジトリガー方式のフリップフロップで、Ｃ
Ｋ端子がＬレベルからＨレベルに遷移した時、Ｄ端子へ
の入力が取り込まれてＱ端子へ出力されるものである。 上記タイミング発生回路２ａは、各メモリ素子１のＲＡ
Ｓ端子には従来と同様に共通のＲＡＳ信号を与えるが、
各メモリ素子１のＣＡＳ端子及び読み出しデータレジス
タ４ａを構成する各フリップフロップ４０のＣＫ端子に
は独立したＣＡＳ０〜１５信号を与えるものである。
【００１５】次に動作について説明する。図２はその動
作の一例としてビット０のみをアクセスする時の動作を
示す制御タイミングである。まず、時刻ｔ１にアドレス
情報を与える。この時、ＳＥＬ信号はＨレベルなのでＡ
ＤＲＳ１０−１９（行アドレス）が各メモリ素子１に供
給される。時刻ｔ２にタイミング発生回路２ａはＲＡＳ
信号を発生し、各メモリ素子１に行アドレスを取り込ま
せる。その後、時刻ｔ３にタイミング発生回路２ａはＳ
ＥＬ信号を出力し、データセレクタ３にＡＤＲＳ０−９
（列アドレス）を出力させる。時刻ｔ４にタイミング発
生回路２ａはＣＡＳ０信号を発生し、０ビット目のメモ
リ素子１に列アドレスを取り込ませる。時刻ｔ５には０
ビット目のメモリ素子１のデータ出力ＤＯ端子に指定さ
れたアドレスのデータが出力されるので、ＣＡＳ０信号
を取り下げ、同時に読み出しデータレジスタ４ａを構成
する０ビット目のフリップフロップ４０にデータを書き
込む。同時にＲＡＳ信号，ＳＥＬ信号を取り下げて一連
のアクセスを終了する。
作の一例としてビット０のみをアクセスする時の動作を
示す制御タイミングである。まず、時刻ｔ１にアドレス
情報を与える。この時、ＳＥＬ信号はＨレベルなのでＡ
ＤＲＳ１０−１９（行アドレス）が各メモリ素子１に供
給される。時刻ｔ２にタイミング発生回路２ａはＲＡＳ
信号を発生し、各メモリ素子１に行アドレスを取り込ま
せる。その後、時刻ｔ３にタイミング発生回路２ａはＳ
ＥＬ信号を出力し、データセレクタ３にＡＤＲＳ０−９
（列アドレス）を出力させる。時刻ｔ４にタイミング発
生回路２ａはＣＡＳ０信号を発生し、０ビット目のメモ
リ素子１に列アドレスを取り込ませる。時刻ｔ５には０
ビット目のメモリ素子１のデータ出力ＤＯ端子に指定さ
れたアドレスのデータが出力されるので、ＣＡＳ０信号
を取り下げ、同時に読み出しデータレジスタ４ａを構成
する０ビット目のフリップフロップ４０にデータを書き
込む。同時にＲＡＳ信号，ＳＥＬ信号を取り下げて一連
のアクセスを終了する。
【００１６】図３は別の動作の一例を示す制御タイミン
グである。この例では、制御の流れは図２と同じである
が、時刻ｔ４では全てのＣＡＳ信号，すなわちＣＡＳ０
から１５までを発行している。こうすることで、図８に
示した従来のメモリアクセスを行なうことが可能である
。
グである。この例では、制御の流れは図２と同じである
が、時刻ｔ４では全てのＣＡＳ信号，すなわちＣＡＳ０
から１５までを発行している。こうすることで、図８に
示した従来のメモリアクセスを行なうことが可能である
。
【００１７】以上のように、本実施例によれば、ワード
を構成するメモリ素子１と読み出しデータレジスタ４ａ
を構成するフリップフロップ４０の一部のみに制御信号
を供給できるので、一部のメモリ素子１のビットのみを
読み出すことができる効果がある。この効果は、ソフト
ウェアの負担を軽減する効果もある。
を構成するメモリ素子１と読み出しデータレジスタ４ａ
を構成するフリップフロップ４０の一部のみに制御信号
を供給できるので、一部のメモリ素子１のビットのみを
読み出すことができる効果がある。この効果は、ソフト
ウェアの負担を軽減する効果もある。
【００１８】図４は、第２の発明に基づく実施例の構成
を示すもので、上記実施例同様，便宜上１ワード１６ビ
ット、全体で１メガワードの記憶容量を持つものを示し
ている。ただし、本発明もワードの大きさ、メモリ装置
の容量等に制限を受けたり、加えたりするものではない
。図４において、１はメモリ素子で、例えば三菱電機株
式会社製Ｍ５Ｍ４１０００ＡＰのようなダイナミックメ
モリである。２ｂはメモリ装置の各部に制御信号を供給
するタイミング発生回路（制御手段）、３はタイミング
発生回路２ｂからのモード信号に基づき２０ビットのア
ドレス情報からメモリ素子１に与える１０ビットのアド
レス情報を選択するデータセレクタ、４はメモリ素子１
への書き込みデータを保持する書き込みデータレジスタ
である。上記タイミング発生回路２ｂは、各メモリ素子
１のＲＡＳ端子には従来と同様に共通のＲＡＳ信号を与
えるが、各メモリ素子１のＣＡＳ端子及びＷＥ端子には
独立したＣＡＳ０〜１５信号及びＷＥ０〜１５信号を与
えるものである。
を示すもので、上記実施例同様，便宜上１ワード１６ビ
ット、全体で１メガワードの記憶容量を持つものを示し
ている。ただし、本発明もワードの大きさ、メモリ装置
の容量等に制限を受けたり、加えたりするものではない
。図４において、１はメモリ素子で、例えば三菱電機株
式会社製Ｍ５Ｍ４１０００ＡＰのようなダイナミックメ
モリである。２ｂはメモリ装置の各部に制御信号を供給
するタイミング発生回路（制御手段）、３はタイミング
発生回路２ｂからのモード信号に基づき２０ビットのア
ドレス情報からメモリ素子１に与える１０ビットのアド
レス情報を選択するデータセレクタ、４はメモリ素子１
への書き込みデータを保持する書き込みデータレジスタ
である。上記タイミング発生回路２ｂは、各メモリ素子
１のＲＡＳ端子には従来と同様に共通のＲＡＳ信号を与
えるが、各メモリ素子１のＣＡＳ端子及びＷＥ端子には
独立したＣＡＳ０〜１５信号及びＷＥ０〜１５信号を与
えるものである。
【００１９】次に動作について説明する。図５はその動
作の一例としてビット０のみをアクセスする時の動作を
示す制御タイミングである。まず、時刻ｔ１にアドレス
情報を与える。この時、ＳＥＬ信号はＨレベルなのでＡ
ＤＲＳ１０−１９（行アドレス）が各メモリ素子１に供
給される。時刻ｔ２にタイミング発生回路２ｂはＲＡＳ
信号を発生し、各メモリ素子１に行アドレスを取り込ま
せる。その後、時刻ｔ３にタイミング発生回路２ｂはＳ
ＥＬ信号を出力し、データセレクタ３にＡＤＲＳ０−９
（列アドレス）を出力させる。また、時刻ｔ３の前後で
ＷＥ０信号を発生し、０ビット目のメモリ素子１に書き
込みを行なうことを指示する。時刻ｔ４にタイミング発
生回路２ｂはＣＡＳ０信号を発生し、０ビット目のメモ
リ素子１に列アドレスと書き込みデータを取り込ませる
。時刻ｔ５にはＣＡＳ０信号，ＷＥ０信号，ＲＡＳ信号
，ＳＥＬ信号を取り下げ、０ビット目のアクセスを終了
する。
作の一例としてビット０のみをアクセスする時の動作を
示す制御タイミングである。まず、時刻ｔ１にアドレス
情報を与える。この時、ＳＥＬ信号はＨレベルなのでＡ
ＤＲＳ１０−１９（行アドレス）が各メモリ素子１に供
給される。時刻ｔ２にタイミング発生回路２ｂはＲＡＳ
信号を発生し、各メモリ素子１に行アドレスを取り込ま
せる。その後、時刻ｔ３にタイミング発生回路２ｂはＳ
ＥＬ信号を出力し、データセレクタ３にＡＤＲＳ０−９
（列アドレス）を出力させる。また、時刻ｔ３の前後で
ＷＥ０信号を発生し、０ビット目のメモリ素子１に書き
込みを行なうことを指示する。時刻ｔ４にタイミング発
生回路２ｂはＣＡＳ０信号を発生し、０ビット目のメモ
リ素子１に列アドレスと書き込みデータを取り込ませる
。時刻ｔ５にはＣＡＳ０信号，ＷＥ０信号，ＲＡＳ信号
，ＳＥＬ信号を取り下げ、０ビット目のアクセスを終了
する。
【００２０】図６は別の動作の一例を示す制御タイミン
グである。この例では、制御の流れは図５の動作と同じ
であるが、時刻ｔ３で全てのＷＥ信号，すなわちＷＥ０
から１５までを、時刻ｔ４で全てのＣＡＳ信号，すなわ
ちＣＡＳ０から１５までを発行している。こうすること
で、図１０に示した従来のメモリアクセスを行なうこと
が可能である。
グである。この例では、制御の流れは図５の動作と同じ
であるが、時刻ｔ３で全てのＷＥ信号，すなわちＷＥ０
から１５までを、時刻ｔ４で全てのＣＡＳ信号，すなわ
ちＣＡＳ０から１５までを発行している。こうすること
で、図１０に示した従来のメモリアクセスを行なうこと
が可能である。
【００２１】以上のように、本実施例によれば、ワード
を構成する各メモリ素子１に独立した制御信号を供給で
きるので、ワードを構成するビットのうち一部のビット
のみを書き込むことができる効果がある。この効果は、
ソフトウェアの負担を軽減するとともに、メモリアクセ
スに要する時間を短縮する効果もある。
を構成する各メモリ素子１に独立した制御信号を供給で
きるので、ワードを構成するビットのうち一部のビット
のみを書き込むことができる効果がある。この効果は、
ソフトウェアの負担を軽減するとともに、メモリアクセ
スに要する時間を短縮する効果もある。
【００２２】なお、上記各実施例では、メモリの読み出
しと書き込みを各々個別に述べたが、これらを組み合わ
せて、ワードを構成するビットのうち任意のビットに対
して読み書きが可能なメモリ装置を実現できることは言
うまでもない。
しと書き込みを各々個別に述べたが、これらを組み合わ
せて、ワードを構成するビットのうち任意のビットに対
して読み書きが可能なメモリ装置を実現できることは言
うまでもない。
【００２３】
【発明の効果】以上のように、本願の第１の発明によれ
ば、ワードを構成するビットを記憶するそれぞれのメモ
リ素子に共通のアドレス情報を供給し、複数ビットから
構成されるワード単位でアクセス可能なメモリ装置にお
いて、ワードを構成するメモリ素子各々に対して独立に
読み出しの制御信号を与える制御手段と、制御信号を与
えたメモリ素子の読み出しデータのみを保持する読み出
しデータ保持手段を備えたので、ワードを構成するビッ
トのうち任意のビットのみを読み出すことのできるメモ
リ装置が得られる効果がある。
ば、ワードを構成するビットを記憶するそれぞれのメモ
リ素子に共通のアドレス情報を供給し、複数ビットから
構成されるワード単位でアクセス可能なメモリ装置にお
いて、ワードを構成するメモリ素子各々に対して独立に
読み出しの制御信号を与える制御手段と、制御信号を与
えたメモリ素子の読み出しデータのみを保持する読み出
しデータ保持手段を備えたので、ワードを構成するビッ
トのうち任意のビットのみを読み出すことのできるメモ
リ装置が得られる効果がある。
【００２４】また、第２の発明によれば、ワードを構成
するビットを記憶するそれぞれのメモリ素子に共通のア
ドレス情報を供給し、複数ビットから構成されるワード
単位でアクセス可能なメモリ装置において、ワードを構
成するメモリ素子各々に対して独立に書き込みの制御信
号を与える制御手段を備えたので、ワードを構成するビ
ットのうち任意のビットのみにデータを書き込むことの
できるメモリ装置が得られる効果がある。
するビットを記憶するそれぞれのメモリ素子に共通のア
ドレス情報を供給し、複数ビットから構成されるワード
単位でアクセス可能なメモリ装置において、ワードを構
成するメモリ素子各々に対して独立に書き込みの制御信
号を与える制御手段を備えたので、ワードを構成するビ
ットのうち任意のビットのみにデータを書き込むことの
できるメモリ装置が得られる効果がある。
【図１】第１の発明に基づく実施例の構成を示すブロッ
ク図である。
ク図である。
【図２】第１の発明に基づく実施例の動作の一例を示す
タイミング図である。
タイミング図である。
【図３】第１の発明に基づく実施例の動作の一例を示す
タイミング図である。
タイミング図である。
【図４】第２の発明に基づく実施例の構成を示すブロッ
ク図である。
ク図である。
【図５】第２の発明に基づく実施例の動作の一例を示す
タイミング図である。
タイミング図である。
【図６】第２の発明に基づく実施例の動作の一例を示す
タイミング図である。
タイミング図である。
【図７】従来のメモリ装置の構成例を示すブロック図で
ある。
ある。
【図８】図７で示したメモリ装置の動作を示すタイミン
グ図である。
グ図である。
【図９】従来のメモリ装置の構成例を示すブロック図で
ある。
ある。
【図１０】図９で示したメモリ装置の動作を示すタイミ
ング図である。
ング図である。
１ メモリ素子
２ａ，２ｂ タイミング発生回路（制御手段）３
データセレクタ ４ 書き込みデータレジスタ ４ａ 読み出しデータレジスタ（読み出しデータ保持
手段） ４０ フリップフロップ
データセレクタ ４ 書き込みデータレジスタ ４ａ 読み出しデータレジスタ（読み出しデータ保持
手段） ４０ フリップフロップ
Claims (2)
- 【請求項１】 ワードを構成するビットを記憶するそ
れぞれのメモリ素子に共通のアドレス情報を供給し、複
数ビットから構成されるワード単位でアクセス可能なメ
モリ装置において、ワードを構成するメモリ素子各々に
対して独立に読み出しの制御信号を与える制御手段と、
制御信号を与えたメモリ素子の読み出しデータのみを保
持する読み出しデータ保持手段を備えたことを特徴とす
るメモリ装置。 - 【請求項２】 ワードを構成するビットを記憶するそ
れぞれのメモリ素子に共通のアドレス情報を供給し、複
数ビットから構成されるワード単位でアクセス可能なメ
モリ装置において、ワードを構成するメモリ素子各々に
対して独立に書き込みの制御信号を与える制御手段を備
えたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13982391A JPH04337852A (ja) | 1991-05-15 | 1991-05-15 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13982391A JPH04337852A (ja) | 1991-05-15 | 1991-05-15 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337852A true JPH04337852A (ja) | 1992-11-25 |
Family
ID=15254307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13982391A Pending JPH04337852A (ja) | 1991-05-15 | 1991-05-15 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337852A (ja) |
-
1991
- 1991-05-15 JP JP13982391A patent/JPH04337852A/ja active Pending
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