JPH10320971A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【課題】市販され容易に入手可能なメモリを使用し、そ
のメモリの使用形態に制限を生じることなく、しかも不
使用領域を生じることのないメモリ制御方式を提供す
る。 【解決手段】ビット幅Ａのメモリ１０に対しｎ（Ａ＞
ｎ）ビット幅単位のデータ書込み及び読出しを行うメモ
リ制御方式であって、ｌｏｇ₂（Ａ／ｎ）本のアドレス
信号を下位アドレスとして追加し、この追加アドレスを
デコードするアドレスデコーダ１３と、デコード結果を
セレクト信号とするＡ／ｎ個の第１セレクタ１４−１〜
１４−４と、メモリ１０の出力側に接続され追加アドレ
スによって選択される第２セレクタ１５とを備える。メ
モリ１０の出力データから入力データへ第１セレクタ１
４−１〜１４−４を介してフィードバックループ１６を
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ制御方式に関
し、特にデジタルデータを記憶するメモリの制御方式に
関する。

【０００２】

【従来の技術】一般に、デジタルデータを記憶するメモ
リは、ＬＳＩ技術を使用する半導体メモリ、例えばラン
ダムアクセスメモリ（ＲＡＭ）である。かかるメモリ
は、一般に８ビット５１２ワード、１６ビット２５６ワ
ード等の標準メモリとして多数市販されており、比較的
安価に入手可能である。

【０００３】しかし、デジタル機器のデジタル回路は、
必ずしも８ビットや１６ビットのみとは限らず、例え
ば、２ビットパラレルのデータラインを使用する場合も
ある。かかる２ビットのデータラインのデータを一旦メ
モリに蓄えて各種処理（例えば、時間スイッチ）を行う
場合には、データ入出力が予め２ビット幅のメモリがあ
れば便利である。

【０００４】しかしながら、かかる特殊なビット幅のＩ
Ｃメモリは、一般に市販されず入手が不可能又は極めて
困難である。更に仮にかかる２ビットのＩＣメモリをＬ
ＳＩ内に形成したとしても、ワード長が大きい場合には
メモリが長くなり、レイアウトする際に形状が他の素子
とうまく適合し得ないという問題がある。

【０００５】そこで、かかる２ビットパラレルのデータ
であっても、容易に入手可能な８ビット又は１６ビット
のＩＣメモリを使用するのが一般的である。

【０００６】この場合の一般的な従来の使用方法は、８
ビット又は１６ビット幅のＩＣメモリの適当な２ビット
のみを選択して使用するものである。この場合には、残
りの６ビット又は１４ビットは使用されず空きビットと
なるので、未使用メモリが無駄となる。即ちメモリの使
用効率が著しく低くなる。

【０００７】更に、別の従来方式として、入力データを
８ビット又は１６ビットのシフトレジスタ等を用いて、
１：４又は１：８のシリアルパラレル変換を行い、８ビ
ット又は１６ビット幅のデジタルデータとして８ビット
又は１６ビットのメモリに記憶する。読出し時にはこれ
と逆に４：１又は８：１変換することとなる。しかし、
この方法の欠点は、８ビット又は１６ビット単位で書込
み（記憶）又は読出しを行うので、ある特定の２ビット
のみのデータの更新を行う場合に対処不可又は極めて困
難であって、メモリの使用形態に制御が生じる。

【０００８】また、特開昭５８−３３７６５号、特開平
２−１１６９３８号及び特開平３−２４１４４３号各公
報には、メモリの読出し又は書込みワード数を可変にす
るメモリ制御方式乃至可変語長メモリ装置を開示してい
る。例えば、特開平３−２４１４４３号公報のメモリア
クセス方式は、Ｎ個のメモリ分の合計ビット幅を有する
ビット幅の大きいメモリに対して、メモリの読出しデー
タをラッチする手段と、Ｎ個の領域分割に対応したＮ本
の書込みイネーブルにより選択されるＮ個の領域に対応
したセレクタとを有し、Ｎ個の領域毎に入力データを書
込み可能にして、メモリ内のアドレスデコーダの重複を
解消している。

【０００９】

【発明が解決しようとする課題】上述した従来のメモリ
制御方式については、いずれも欠点を有する。大きなビ
ット幅のうちの一部分のみ使用する場合には、上述した
如くメモリの利用効率が低い。シリアルパラレル変換又
はその逆を行って書込み又は読出しを行う場合には、上
述の如く一部分のデータの選択的更新が不可能である。
また、上述したラッチ手段を用いる従来例の場合には、
実際のメモリ書込みアクセスは、先ずメモリ読み出しデ
ータのラッチ、次にメモリ入力データの書込みという２
段階（ステップ）が必要である。換言すると、ラッチ手
段にラッチするためのタイミング信号と、書込みイネー
ブルのタイミング信号の２種類のタイミング信号を必要
とする。

【００１０】従って、本発明の目的は、メモリの使用形
態に制限を生じることなく、しかもメモリの不使用（無
駄）領域を生じることのない新規なメモリ制御方式を提
供することにある。

【００１１】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるメモリ制御方式は、ビット幅Ａのメモ
リに対しｎ（Ａ＞ｎ）ビット幅単位のデータ書込み及び
読出しを行うメモリ制御方式において、下位アドレスと
してｌｏｇ₂（Ａ／ｎ）本のアドレス信号を追加し、こ
の追加アドレスをデコードするアドレスデコーダと、該
アドレスデコーダのデコード結果をセレクト信号とする
Ａ／ｎ個の第１セレクタと、前記メモリの出力側に接続
され、前記追加アドレスによって選択される第２セレク
タとを備え、前記メモリの出力データから入力データへ
前記第１セレクタを介してフィードバックループを形成
する。

【００１２】ここで、前記メモリは、８ビットまたは１
６ビットのＩＣメモリであり、また、前記ビットパラレ
ルデータに対して任意なフォーマット変換を行うフォー
マット変換手段を有することができる。

【００１３】

【発明の実施の形態】次に本発明によるキーパットスイ
ッチの実施形態を図面を参照しながら説明する。図１は
本発明のメモリ制御方式の第１実施形態の回路図であ
り、図２は本発明のメモリ制御方式の第２実施形態の回
路図である。これら図１及び図２の実施形態例は相互に
類似するので、以下にまとめて説明する。

【００１４】図１及び図２に示すメモリ制御回路１ａ、
１ｂは、例えば８ビット×１０２４ワードの市販のＩＣ
メモリ１０を使用する。このような８ビット×１０２４
ワード構成のメモリ１０を、例えば２ビット×４０９６
ワード構成のメモリとして使用する場合につき説明す
る。

【００１５】８ビット×１０２４ワードのメモリ１０に
対して、下位に追加アドレス１２として２本追加する。
この追加アドレスをアドレスデコーダ３に入力して追加
アドレスをデコードする。このデコード結果を選択信号
とする４対２セレクタ１４−１、１４−２、１４−３、
１４−４と、追加アドレス１２を選択信号とする８対２
セレクタ１５と、フィードバックループ１６とを設け
る。

【００１６】選択セレクタ１４−１、１４−２、１４−
３、１４−４は、追加アドレス１２のデコード結果で選
択制御され、１４−１乃至１４−４のうちの１つだけが
入力信号１７側を選択し、それ以外の３つはフィードバ
ックループ１６側を選択するよう構成される。

【００１７】上述の如く構成されたメモリ制御回路１
ａ、１ｂのうち１ｂの書込み動作を図３を参照して説明
する。追加アドレス１２を含め、メモリ１０にはアドレ
ス２０と入力データ１７が与えられる。そこで、メモリ
１０からアドレス２０の値に対応したデータがフィード
バックループ１６に信号として出力される。一方、追加
アドレス１２には、アドレスデコーダ１３に入力され
て、デコード結果に応じてセレクタ１４−１乃至１４−
４を制御する。

【００１８】次に、アドレスデコーダ１３によるセレク
タ１４−１乃至１４−４の制御について説明する。追加
アドレス１２が“０”のとき、セレクタ１４−１のみを
入力信号１７を選択して、セレクタ１４−２乃至１４−
４はフィードバック１６側を選択する。また、追加アド
レス１２の値が“１”のとき、セレクタ１４−２のみが
入力信号１７を選択し、セレクタ１４−１、１４−３、
１４−４はフィードバック１６側を選択する。同様に、
追加アドレス１２が“２”のとき、セレクタ１４−３の
みが入力信号１７を選択し、セレクタ１４−１、１４−
２、１４−４はフィードバック１６側を選択する。最後
に追加アドレス１２が“３”のとき、セレクタ１４−４
のみが入力信号１７を選択し、セレクタ１４−１乃至１
４−３はフィードバック１６側を選択する。

【００１９】図３から明らかな如く、追加アドレス１２
の値が例えば“１”のタイムスロットに着目すると、こ
のアドレスデータのビット１、２、５、６には既に過去
にデータが書込まれている。このときの入力信号１７に
よる書込みデータは、Ｃ−１、Ｃ−２であり、セレクタ
１４−２のみが入力信号１７側を選択している。メモリ
１０の書込信号１１をみると、ビット３、４は入力信号
１７の値であり、他のビットは過去においてメモリ１０
に書込まれたデータである。この書込信号１１を８ビッ
トまとめて書込み直すので、８ビット幅メモリに対して
２ビット単位のデータ書込みが自由に行えることとな
る。

【００２０】次に、本発明のメモリ制御回路１ａ、１ｂ
の読出し動作を図４を参照して説明する。追加アドレス
１２により選択される８対２セレクタ１５により、その
出力信号１８は２ビット単位で読出し可能であることが
理解されよう。即ち、追加アドレス１２が“０”のと
き、セレクタ１５の出力信号１８はａ−１、ａ−２、追
加アドレス１２が“１”のとき、出力信号１８はｂ−
１、ｂ−２、追加アドレス１２が“２”のとき、出力信
号１８はＣ−１、Ｃ−２、そして追加アドレス１２が
“３”のとき、出力信号１８はｄ−１、ｄ−２の各２ビ
ット単位の読出しとなる。

【００２１】これにより、例えば８ビット×１０２４ワ
ードのメモリ１０を等価的に２ビット×４０９６ワード
のメモリ２２とみなすことが可能になる。このような等
価メモリ２２を図５に示す。この等価メモリ２２のデー
タ入力Ｄ１１、Ｄ１２に２ビットの入力信号（又はデー
タ）１７が入力され、Ｄ０１、Ｄ０２から２ビットの出
力信号（又はデータ）１８が得られる。アドレス（ＡＤ
ＤＲ）にアドレス信号２０、１２が入力され、書込みイ
ネーブル（ＷＥ）に書込みイネーブル信号１９が入力さ
れる。

【００２２】次に、図６を参照して、図１及び図２に示
す本発明のメモリ制御回路又は方式の適用（又は応用）
例を示す。この例は、８ビットパラレルデータに対し
て、メモリを使用して任意なフォーマット変換ができる
装置である。このフォーマット変換装置では、フォーマ
ット変換用のデータメモリ３０、３２をＬＳＩの外付け
構成としている（これはフォーマット変換用に大きいＬ
ＳＩを使用してもデータメモリが内蔵できない場合に適
用される）。

【００２３】一般に、メモリの書込みや読出し動作の前
後ではパリティビットの付加及びチェックを行い、これ
によりメモリの故障（又はエラー）検出を行う。このパ
リティビットのデータラインが１本増えると、９ビット
幅のＩＣメモリが必要となる。これは入手困難であるの
で、８ビット幅のメモリを２個使用して、パリティビッ
トを格納することとなる。しかし、このパリティの１ビ
ット幅のデータラインはデータメモリ容量の１／８で済
むので、本発明を適用することによりＬＳＩに内蔵可能
となり得る。しかもデータメモリに対するアドレス制御
と共通制御で内蔵１ビット幅メモリが制御でき、外付け
メモリ３０、３２を２個使用することなく装置のコンパ
クト化が可能になる。

【００２４】図７に、本発明を使用した同期式メモリ２
ａを示す。この同期式メモリ２ａのデータの書込みは、
アドレスデータが確定している間に書込みイネーブル
（ＷＥ）が“Ｌ”の区間中の書込みフロック（ＷＣＬ
Ｋ）の立上がりで行う。また、データの読出しは、読出
しイネーブル（ＲＥ）が“Ｌ”の区間中の読出しクロッ
ク（ＲＣＬＫ）の立上がりで行う。尚、図７中の図１及
び図２と対応する回路素子には同一参照符号を付してい
る。

【００２５】図７の同期式メモリ２ａの書込みサイクル
の動作のタイムチャートを図８に示す。アドレスは信号
１２＋２０で、書込みデータは信号１７である。信号１
９（書込みイネーブル）が“Ｌ”の区間中にデータを書
込む。この信号１９が“Ｌ”のときは、信号２７（メモ
リ１０の読出しイネーブル）も“Ｌ”となる。また、信
号２３（書込みフロック）の反転と信号１９とのＯＲ
（論理和）した信号２６により、信号２８（読出しクロ
ック）も生成している。従って、信号１９が“Ｌ”にな
ることにより、信号２７、信号２８がアクティブにな
り、メモリ１０内の該当アドレスのデータが予め読出さ
れる。この読出しデータが確定した後、信号２３の立上
がりでデータの書込みを行う。

【００２６】図９は、図７の同期式メモリ２ａの読出し
サイクルの動作タイムチャートである。読出し動作は、
信号２４が“Ｌ”になっている期間中の読出しクロック
２８の立上がりで、該当するアドレスのデータが読出さ
れる。

【００２７】図１０は本発明を非同期式メモリで実施し
た場合の例を示す。この非同期式メモリ２ｂは図７の同
期式メモリ２ａと類似する構成であるので、対応する素
子には同様の参照符号を附している。この非同期式メモ
リ２ｂのデータ書込みは、アドレスデータが確定してい
る間に書込みイネーブル（ＷＥ）が“Ｌ”の区間中にデ
ータを取込み、“Ｈ”で保持する。また、読出しは、読
出しイネーブル（ＲＥ）が“Ｌ”の区間中に、データが
読出される。

【００２８】図１１及び図１２は夫々図１０の非同期式
メモリ２ｂの書込みサイクル及び読出しサイクルの動作
タイムチャートを示す。図１１に示す如く、書込みサイ
クルでは、書込みイネーブル信号１９が“Ｌ”になると
同時に読出しイネーブル信号２７が“Ｌ”になり、当該
アドレスのデータが一旦読み出され、この読出しデータ
が確定した後、信号１９と信号２３とのＯＲ信号２９に
よるメモリ１０の書込みイネーブルが作動してデータの
書込み動作が行なわれる。

【００２９】同様にして、メモリ１０の読出し動作は、
図１２に示す如く、信号２４及び２７の“Ｌ”期間中に
当該アドレスのデータが読出されて出力信号１８を得
る。

【００３０】

【発明の効果】以上説明したように、本発明の制御方式
によれば、例えば、８ビット又は１６ビット等の市販さ
れ容易に入手可能且つ比較的安価なＩＣメモリを使用
し、付加アドレスデコーダを用いて使用形態に何等の制
限なく、しかも不使用メモリを生じることなく高いメモ
リ利用効率の例えば２ビット等の低ビットメモリが実現
できる。

【００３１】従って、２ビットの多数のワード数を有す
る細長いメモリ等を形成する必要がないので、ＬＳＩ化
に有利である。また、従来のラッチ手段を不要にしたの
で、タイミング信号として書込みイネーブル１本で制御
可能であり、メモリの制御が容易になる等の実用上の顕
著な効果を有する。

【図面の簡単な説明】

【図１】本発明のメモリ制御方式を使用するメモリ制御
回路の好適一実施形態例を示す回路図である。

【図２】本発明のメモリ制御方式を使用するメモリ制御
回路の他の実施形態例を示す回路図である。

【図３】図２のメモリ制御回路のデータ書込み動作を説
明する各種信号のタイミングチャートである。

【図４】図２のメモリ制御回路のデータ読出し動作を説
明する各種信号のタイミングチャートである。

【図５】図２のメモリ制御回路の等価回路である。

【図６】本発明のメモリ制御方式の適用例を示すブロッ
ク図である。

【図７】本発明のメモリ制御方式を使用する同期式メモ
リ制御回路の回路図である。

【図８】図７の同期式メモリ制御回路の書込み動作を説
明する各種信号のタイミングチャートである。

【図９】図７の同期式メモリ制御回路の読出し動作を説
明する各種信号のタイミングチャートである。

【図１０】本発明のメモリ制御方式を使用する非同期式
メモリ制御回路の回路図である。

【図１１】図１０の非同期式メモリ制御回路の書込み動
作を説明する各種信号のタイミングチャートである。

【図１２】図１０の非同期式メモリ制御回路の読出し動
作を説明する各種信号のタイミングチャートである。

【符号の説明】

１ａ、１ｂ、２ａ、２ｂ メモリ制御回路 １０ （ＩＣ）メモリ １３ 追加アドレスデコーダ １４−１〜１４−４ 第１セレクタ １５ 第２セレクタ １６ フィードバックループ

Claims (3)

【特許請求の範囲】
1. 【請求項１】ビット幅Ａのメモリに対しｎ（Ａ＞ｎ）ビ
   ット幅単位のデータ書込み及び読出しを行うメモリ制御
   方式において、 下位アドレスとしてｌｏｇ₂（Ａ／ｎ）本のアドレス信
   号を追加し、この追加アドレスをデコードするアドレス
   デコーダと、 該アドレスデコーダのデコード結果をセレクト信号とす
   るＡ／ｎ個の第１セレクタと、 前記メモリの出力側に接続され、前記追加アドレスによ
   って選択される第２セレクタと、を備え、前記メモリの
   出力データから入力データへ前記第１セレクタを介して
   フィードバックループを形成することを特徴とするメモ
   リ制御方式。
2. 【請求項２】前記メモリは、８ビットまたは１６ビット
   のＩＣメモリである請求項１に記載のメモリ制御方式。
3. 【請求項３】前記ビットパラレルデータに対して任意な
   フォーマット変換を行うフォーマット変換手段を有する
   請求項１または２に記載のメモリ制御方式。