JPH05300028A - インターリーブアドレス発生回路 - Google Patents
インターリーブアドレス発生回路Info
- Publication number
- JPH05300028A JPH05300028A JP4102837A JP10283792A JPH05300028A JP H05300028 A JPH05300028 A JP H05300028A JP 4102837 A JP4102837 A JP 4102837A JP 10283792 A JP10283792 A JP 10283792A JP H05300028 A JPH05300028 A JP H05300028A
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Abstract
(57)【要約】
【目的】 送信信号のインターリーブ処理を行なう際に
使用するインターリーブアドレス発生回路に関し、回路
構成の簡易化を図ることを目的とする。 【構成】 メモリ空間内の横方向のアドレスを発生する
第１のアドレス発生用カウンタと該メモリ空間内の縦方
向のアドレスを発生する第２のアドレス発生用カウンタ
とを設け、該第１のアドレス発生用カウンタの特定出力
で該第２のアドレス発生用カウンタのカウント動作を開
始させる構成にした書き込みアドレス発生用手段３と、
該第２のアドレス発生用カウンタの特定出力で該第１の
アドレス発生用カウンタのカウント動作を開始させる構
成にした読み出しアドレス発生手段４とを有するように
構成する。
使用するインターリーブアドレス発生回路に関し、回路
構成の簡易化を図ることを目的とする。 【構成】 メモリ空間内の横方向のアドレスを発生する
第１のアドレス発生用カウンタと該メモリ空間内の縦方
向のアドレスを発生する第２のアドレス発生用カウンタ
とを設け、該第１のアドレス発生用カウンタの特定出力
で該第２のアドレス発生用カウンタのカウント動作を開
始させる構成にした書き込みアドレス発生用手段３と、
該第２のアドレス発生用カウンタの特定出力で該第１の
アドレス発生用カウンタのカウント動作を開始させる構
成にした読み出しアドレス発生手段４とを有するように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は送信信号のインターリー
ブ処理を行なう際に使用するインターリーブアドレス発
生回路に関するものである。
ブ処理を行なう際に使用するインターリーブアドレス発
生回路に関するものである。
【０００２】一般に、バースト誤り訂正能力の高い符号
を得る簡単な方法は、後述する様にインターリーブ処理
を行なうことであるが、この処理を行なう為にはインタ
ーリーブアドレス発生回路が用いられる。
を得る簡単な方法は、後述する様にインターリーブ処理
を行なうことであるが、この処理を行なう為にはインタ
ーリーブアドレス発生回路が用いられる。
【０００３】一方、この発生回路が組み込まれる装置内
のスペースには限度があるので、インターリーブ発生回
路自身の回路構成を簡易化することが必要である。
のスペースには限度があるので、インターリーブ発生回
路自身の回路構成を簡易化することが必要である。
【０００４】
【従来の技術】図５は従来例の構成図で、(A) は書き込
みアドレス発生部の構成図、(B) は読み出しアドレス発
生部の構成図である。また、図６は図５の動作説明図、
図７は図５のメモリ内データ配置図である。
みアドレス発生部の構成図、(B) は読み出しアドレス発
生部の構成図である。また、図６は図５の動作説明図、
図７は図５のメモリ内データ配置図である。
【０００５】ここで、図６の左側の符号は図５内の同じ
符号の部分の動作説明図である。以下、図６，図７を参
照して図５の動作を説明する。先ず、入力データは、例
えばマルチフレーム構成になっており、１マルチフレー
ムは３サブフレーム構成( インターリーブ処理の深さ３
に対応する) 、１サブフレームは255 ビット構成( イン
タリーブ処理のセグメント255 に対応する) とする。
符号の部分の動作説明図である。以下、図６，図７を参
照して図５の動作を説明する。先ず、入力データは、例
えばマルチフレーム構成になっており、１マルチフレー
ムは３サブフレーム構成( インターリーブ処理の深さ３
に対応する) 、１サブフレームは255 ビット構成( イン
タリーブ処理のセグメント255 に対応する) とする。
【０００６】さて、３×255 進カウンタはスタート信号
とクロックが印加するとカウント動作を開始し、図６
(A)-に示す様にカウント値を書き込みアドレスとして
メモリ12に印加する。
とクロックが印加するとカウント動作を開始し、図６
(A)-に示す様にカウント値を書き込みアドレスとして
メモリ12に印加する。
【０００７】これにより、入力するデータは、印加した
アドレスに対応する領域に、順次書き込まれる( 図６
(A)-, 図７参照) 。ここで、図６(A) の“ 1-255”は
#1 サブフレームの255 ビット目のデータ、“ 3-1”は
#3 サブフレームの１ビット目のデータを示す。
アドレスに対応する領域に、順次書き込まれる( 図６
(A)-, 図７参照) 。ここで、図６(A) の“ 1-255”は
#1 サブフレームの255 ビット目のデータ、“ 3-1”は
#3 サブフレームの１ビット目のデータを示す。
【０００８】次に、メモリに書き込まれたデータを、例
えば３サブフレームの中の１ビット目のデータ，２ビッ
ト目のデータ, ・・・, 255 ビット目のデータを順次、
読み出して受信側に送出し( これがインターリーブ処理
である) 、受信側では送信側の逆処理を行なってもとの
データに戻す。
えば３サブフレームの中の１ビット目のデータ，２ビッ
ト目のデータ, ・・・, 255 ビット目のデータを順次、
読み出して受信側に送出し( これがインターリーブ処理
である) 、受信側では送信側の逆処理を行なってもとの
データに戻す。
【０００９】ここで、インターリーブ処理を行なう為、
必要な読み出しアドレスを発生しなければならないが、
これを図５(B) の読み出しアドレス発生器で行なってい
るので、この発生器の動作を説明する。
必要な読み出しアドレスを発生しなければならないが、
これを図５(B) の読み出しアドレス発生器で行なってい
るので、この発生器の動作を説明する。
【００１０】さて、３進カウンタ21は、スタート信号が
印加すると動作可能状態となり、入力したクロックの数
をカウントするが、カウント値が３になると１に戻っ
て、再度、動作を繰り返す。そして、カウント値が１の
時、"1" を255 進カウンタ22,セレクタ23, AND ゲート2
6に印加する。
印加すると動作可能状態となり、入力したクロックの数
をカウントするが、カウント値が３になると１に戻っ
て、再度、動作を繰り返す。そして、カウント値が１の
時、"1" を255 進カウンタ22,セレクタ23, AND ゲート2
6に印加する。
【００１１】そこで、255 進カウンタ22は３進カウンタ
からの"1" をカウントしてカウント値１を送出し、セレ
クタ23は常時、フリップフロップ（以下, FFと省略す
る)24をセレクトしているが、この間だけ255 進カウン
タをセレクトする。また、固定カウント値255 が印加さ
れているAND ゲート26はオフ状態となる。
からの"1" をカウントしてカウント値１を送出し、セレ
クタ23は常時、フリップフロップ（以下, FFと省略す
る)24をセレクトしているが、この間だけ255 進カウン
タをセレクトする。また、固定カウント値255 が印加さ
れているAND ゲート26はオフ状態となる。
【００１２】そこで、セレクタ23から、255 進カウンタ
からのカウント値１がセレクタ23,加算器25を介して読
み出しアドレスとしてメモリ12に印加し、1-1 のデータ
が読み出されると共に、カウント値１が前回のアドレス
としてFFに格納される( 図６(B)-〜a 参照) 。
からのカウント値１がセレクタ23,加算器25を介して読
み出しアドレスとしてメモリ12に印加し、1-1 のデータ
が読み出されると共に、カウント値１が前回のアドレス
としてFFに格納される( 図６(B)-〜a 参照) 。
【００１３】しかし、３進カウンタ21はカウント値が
２，３の時、"1" を出力しないので、255 進カウンタ22
のカウント値１はそのまま保持され、セレクタ23は FF
24をセレクトし、AND ゲート26はオン状態となるので固
定カウント値255 が加算器25に加えられる。
２，３の時、"1" を出力しないので、255 進カウンタ22
のカウント値１はそのまま保持され、セレクタ23は FF
24をセレクトし、AND ゲート26はオン状態となるので固
定カウント値255 が加算器25に加えられる。
【００１４】そこで、加算器は、セレクタ23を介して印
加されたFF 24 からの前回の読み出しアドレス１と固定
カウント値255 とを加算してカウント値256 を読み出し
アドレスとしてメモリ12に印加すると共に、カウント値
256が前回のアドレスとしてFF 24 に格納される。これ
により、2-1 のデータがメモリ12から読み出される(図
６(B)-〜b 参照) 。
加されたFF 24 からの前回の読み出しアドレス１と固定
カウント値255 とを加算してカウント値256 を読み出し
アドレスとしてメモリ12に印加すると共に、カウント値
256が前回のアドレスとしてFF 24 に格納される。これ
により、2-1 のデータがメモリ12から読み出される(図
６(B)-〜b 参照) 。
【００１５】以下、この様な処理を繰り返すことによ
り、図６(B)-示す様に読み出しアドレスが255 ずつシ
フトするので、図７のa1, a2, a3・・・に示す様に、各
サブフレームの１ビット目, ２ビット目，・・255 ビッ
ト目のデータが順次、読み出されて受信側に送出され
る。
り、図６(B)-示す様に読み出しアドレスが255 ずつシ
フトするので、図７のa1, a2, a3・・・に示す様に、各
サブフレームの１ビット目, ２ビット目，・・255 ビッ
ト目のデータが順次、読み出されて受信側に送出され
る。
【００１６】受信側では、受信データをメモリに格納し
た後、送信側で行なった処理と逆の処理を行なって図７
に示す様な配列のデータに変換する。今、伝送路中で各
サブフレームの１番目のビットが誤る３ビットのバース
ト誤りが発生した場合、これを図７の様に変換すると、
各サブフレームに１ビットの誤りと分散されるので、３
ビットのバースト誤りでも正しく誤り訂正ができる。
た後、送信側で行なった処理と逆の処理を行なって図７
に示す様な配列のデータに変換する。今、伝送路中で各
サブフレームの１番目のビットが誤る３ビットのバース
ト誤りが発生した場合、これを図７の様に変換すると、
各サブフレームに１ビットの誤りと分散されるので、３
ビットのバースト誤りでも正しく誤り訂正ができる。
【００１７】
【発明が解決しようとする課題】図５(B) に示す様に、
読み出しアドレスを発生する部分は３進カウンタ、255
進カウンタとセレクタ, 加算器, AND ゲート, FFなどが
必要であり、回路規模が大きくなると云う問題がある。
読み出しアドレスを発生する部分は３進カウンタ、255
進カウンタとセレクタ, 加算器, AND ゲート, FFなどが
必要であり、回路規模が大きくなると云う問題がある。
【００１８】特に、アクセスするメモリ容量が大きくな
ると、アドレスのビット長が大きくなり、加算器, FFの
数が増加し、処理速度も遅くなる。また、動作も複雑で
ありデバック作業に時間がかかる。
ると、アドレスのビット長が大きくなり、加算器, FFの
数が増加し、処理速度も遅くなる。また、動作も複雑で
ありデバック作業に時間がかかる。
【００１９】本発明は、回路構成の簡易化を図ることを
目的とする。
目的とする。
【００２０】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、３はメモリ空間内の横方向のアドレス
を発生する第１のアドレス発生用カウンタの特定出力
で、メモリ空間内の縦方向のアドレスを発生する第２の
アドレス発生用カウンタを初期状態から動作開始させ、
該第１，第２のアドレス発生用カウンタのカウント値を
書き込みアドレスとして送出する書き込みアドレス発生
用手段である。
図である。図中、３はメモリ空間内の横方向のアドレス
を発生する第１のアドレス発生用カウンタの特定出力
で、メモリ空間内の縦方向のアドレスを発生する第２の
アドレス発生用カウンタを初期状態から動作開始させ、
該第１，第２のアドレス発生用カウンタのカウント値を
書き込みアドレスとして送出する書き込みアドレス発生
用手段である。
【００２１】４は該第２のアドレス発生用カウンタの特
定出力で、該第１のアドレス発生用カウンタを初期状態
から動作開始させ、該第２，第１のアドレス発生用カウ
ンタのカウント値を読み出しアドレスとして送出する読
み出しアドレス発生手段である。
定出力で、該第１のアドレス発生用カウンタを初期状態
から動作開始させ、該第２，第１のアドレス発生用カウ
ンタのカウント値を読み出しアドレスとして送出する読
み出しアドレス発生手段である。
【００２２】
【作用】本発明は、メモリ空間内の横方向のアドレスを
発生する第１のアドレス発生用カウンタと、該メモリ空
間内の縦方向のアドレスを発生する第２のアドレス発生
用カウンタとを設け、横方向のアドレスと縦方向のアド
レスを書き込みアドレス／読み出しアトレスとして使用
する。
発生する第１のアドレス発生用カウンタと、該メモリ空
間内の縦方向のアドレスを発生する第２のアドレス発生
用カウンタとを設け、横方向のアドレスと縦方向のアド
レスを書き込みアドレス／読み出しアトレスとして使用
する。
【００２３】ここで、書き込みアドレス発生手段は、第
１のアドレス発生用カウンタの特定出力、例えばキャリ
ーで第２のアドレス発生用カウンタのカウント動作を開
始させることにより、横方向にデータを書き込み、書き
込みが完了すれば、１カウント縦方向にアドレスをシフ
トして、上記の動作を繰り返す。
１のアドレス発生用カウンタの特定出力、例えばキャリ
ーで第２のアドレス発生用カウンタのカウント動作を開
始させることにより、横方向にデータを書き込み、書き
込みが完了すれば、１カウント縦方向にアドレスをシフ
トして、上記の動作を繰り返す。
【００２４】読み出しアドレス発生手段は、第２のアド
レス発生用カウンタの特定出力、例えばキャリーで該第
１のアドレス発生用カウンタのカウント動作を開始させ
ることにより、縦方向からデータを読み出し、読み出し
が完了すれば、１カウント横方向にアドレスをシフトし
て、上記の動作を繰り返す。
レス発生用カウンタの特定出力、例えばキャリーで該第
１のアドレス発生用カウンタのカウント動作を開始させ
ることにより、縦方向からデータを読み出し、読み出し
が完了すれば、１カウント横方向にアドレスをシフトし
て、上記の動作を繰り返す。
【００２５】これにより、インターリーブアドレスを発
生することができるが、回路規模が従来例よりも小さく
なると共に、構成が簡単な為にデバックが容易になる。
生することができるが、回路規模が従来例よりも小さく
なると共に、構成が簡単な為にデバックが容易になる。
【００２６】
【実施例】図２は本発明の実施例の構成図、図３は図２
の動作説明図、図４は図２のメモリ内データ配置図であ
る。
の動作説明図、図４は図２のメモリ内データ配置図であ
る。
【００２７】ここで、図３の左側の符号は図２内の同じ
符号の部分の動作説明図である。以下、図３，図４を参
照して図２の動作を説明するが、入力データは上記と同
様に、マルチフレーム構成になっており、１マルチフレ
ームは３サブフレーム構成、１サブフレームは255 ビッ
ト構成になっているとする。
符号の部分の動作説明図である。以下、図３，図４を参
照して図２の動作を説明するが、入力データは上記と同
様に、マルチフレーム構成になっており、１マルチフレ
ームは３サブフレーム構成、１サブフレームは255 ビッ
ト構成になっているとする。
【００２８】先ず、図２において、255 進カウンタ31と
３進カウンタ32は、図３- に示すマルチフレームタイ
ミングが印加すると、前者は１からカウント動作を開始
してカウント値を横方向書き込みアドレスとして送出す
るが、後者は前者からのキャリーが加えられないので縦
方向書き込みアドレスとして１を送出する。
３進カウンタ32は、図３- に示すマルチフレームタイ
ミングが印加すると、前者は１からカウント動作を開始
してカウント値を横方向書き込みアドレスとして送出す
るが、後者は前者からのキャリーが加えられないので縦
方向書き込みアドレスとして１を送出する。
【００２９】即ち、図３- , の左側に示す様に、書
き込みアドレスが(1-1), (1-2),(1-3)・・・(1-255) の
場合、入力データは図４に示す様にメモリ空間内の#1の
領域に順次、書き込まれる。
き込みアドレスが(1-1), (1-2),(1-3)・・・(1-255) の
場合、入力データは図４に示す様にメモリ空間内の#1の
領域に順次、書き込まれる。
【００３０】そして、255 進カウンタ31は、カウント値
が255 になるとキャリーを送出して１からカウント開始
するが、３進カウンタ32はこのキャリーをカウントして
縦方向書き込みアドレスを２にするので、書き込みアド
レスが(2-1), (2-2), (2-3)・・・となり、メモリ空間
内の#2の領域に、順次データが書き込まれる。
が255 になるとキャリーを送出して１からカウント開始
するが、３進カウンタ32はこのキャリーをカウントして
縦方向書き込みアドレスを２にするので、書き込みアド
レスが(2-1), (2-2), (2-3)・・・となり、メモリ空間
内の#2の領域に、順次データが書き込まれる。
【００３１】一方、３進カウンタ41は、１からカウント
動作を開始してカウント値を縦方向読み出しアドレスと
して送出し、カウント値が３になればキャリーを送出し
て，再び１からカウント動作を繰り返す。また、255 進
カウンタ42は３進カウンタ41のキャリーをカウントして
横方向読み出しアドレスとして送出する。
動作を開始してカウント値を縦方向読み出しアドレスと
して送出し、カウント値が３になればキャリーを送出し
て，再び１からカウント動作を繰り返す。また、255 進
カウンタ42は３進カウンタ41のキャリーをカウントして
横方向読み出しアドレスとして送出する。
【００３２】即ち、図３- , の左側に示す様に、読
み出しアドレスが(1-1), (1-2),(1-3), (2-1),・・・(2
55-1), (255-2), (255-3) の場合、書き込まれたデータ
は図４に示す様に縦方向（各サブフレーム内の１番目，
２番目，・・）のデータが読み出され、深さ３，セグメ
ント255 のインターリーブ処理が行なわれる。
み出しアドレスが(1-1), (1-2),(1-3), (2-1),・・・(2
55-1), (255-2), (255-3) の場合、書き込まれたデータ
は図４に示す様に縦方向（各サブフレーム内の１番目，
２番目，・・）のデータが読み出され、深さ３，セグメ
ント255 のインターリーブ処理が行なわれる。
【００３３】上記の様に、共通仕様のカウンタを２個用
意し、書き込みと読み出しでこれらの従属関係を逆に構
成することにより、簡単に回路ができる。
意し、書き込みと読み出しでこれらの従属関係を逆に構
成することにより、簡単に回路ができる。
【００３４】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、回路構成の簡易化を図ることができると云う効果が
ある。
ば、回路構成の簡易化を図ることができると云う効果が
ある。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の構成図である。
【図３】図２の動作説明図である。
【図４】図２のメモリ内データ配置図である。
【図５】従来例の構成図で、(A) は書き込みアドレス発
生部の構成図、(B) は読み出しアドレス発生部の構成図
である。
生部の構成図、(B) は読み出しアドレス発生部の構成図
である。
【図６】図５の動作説明図である。
【図７】図５のメモリ内データ配置図である。
３ 書き込みアドレス発生用手段 ４ 読み出し
アドレス発生手段
アドレス発生手段
フロントページの続き (72)発明者 相河 聡 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (1)
- 【請求項１】 メモリ空間内の横方向のアドレスを発生
する第１のアドレス発生用カウンタと該メモリ空間内の
縦方向のアドレスを発生する第２のアドレス発生用カウ
ンタとを設け、 該第１のアドレス発生用カウンタの特定出力で該第２の
アドレス発生用カウンタを初期状態から動作開始させ、
該第１，第２のアドレス発生用カウンタのカウント値を
書き込みアドレスとして送出する構成にした書き込みア
ドレス発生用手段(3) と、 該第２のアドレス発生用カウンタの特定出力で該第１の
アドレス発生用カウンタを初期状態から動作開始させ、
該第２，第１のアドレス発生用カウンタのカウント値を
読み出しアドレスとして送出する構成にした読み出しア
ドレス発生手段(4) とを有することを特徴とするインタ
ーリーブアドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102837A JPH05300028A (ja) | 1992-04-22 | 1992-04-22 | インターリーブアドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102837A JPH05300028A (ja) | 1992-04-22 | 1992-04-22 | インターリーブアドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300028A true JPH05300028A (ja) | 1993-11-12 |
Family
ID=14338105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102837A Pending JPH05300028A (ja) | 1992-04-22 | 1992-04-22 | インターリーブアドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05300028A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060751A1 (en) * | 1999-04-02 | 2000-10-12 | Samsung Electronics Co., Ltd. | Address generator and address generating method for use in a turbo interleaver/deinterleaver |
| KR100853497B1 (ko) * | 2004-08-25 | 2008-08-21 | 삼성전자주식회사 | 터보 인터리빙 장치 및 그의 출력주소 발생 방법 |
-
1992
- 1992-04-22 JP JP4102837A patent/JPH05300028A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060751A1 (en) * | 1999-04-02 | 2000-10-12 | Samsung Electronics Co., Ltd. | Address generator and address generating method for use in a turbo interleaver/deinterleaver |
| KR100480286B1 (ko) * | 1999-04-02 | 2005-04-06 | 삼성전자주식회사 | 터보 인터리빙 어드레스 발생 장치 및 방법 |
| KR100853497B1 (ko) * | 2004-08-25 | 2008-08-21 | 삼성전자주식회사 | 터보 인터리빙 장치 및 그의 출력주소 발생 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010220 |