JP2969645B2 - タイムスロット入替回路 - Google Patents
タイムスロット入替回路Info
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- JP2969645B2 JP2969645B2 JP9295789A JP9295789A JP2969645B2 JP 2969645 B2 JP2969645 B2 JP 2969645B2 JP 9295789 A JP9295789 A JP 9295789A JP 9295789 A JP9295789 A JP 9295789A JP 2969645 B2 JP2969645 B2 JP 2969645B2
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- JP
- Japan
- Prior art keywords
- time slot
- bits
- memories
- memory
- data
- Prior art date
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- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はｍ（正の整数）ビットで１フレームを構成す
るデータについてタイムスロットの入れ替えを行うタイ
ムスロット入替回路に係わり、特に部品点数を減少した
タイムスロット入替回路に関する。
るデータについてタイムスロットの入れ替えを行うタイ
ムスロット入替回路に係わり、特に部品点数を減少した
タイムスロット入替回路に関する。
従来、タイムスロット入替回路は、ｍ（正の整数）ビ
ットで１フレームを構成するデータについてタイムスロ
ットの入れ替えを行う回路であった。かかるタイムスロ
ット入替回路を、１フレームのデータのビット数に対し
て容量の小さいメモリで構成する場合、並列処理方式が
採用されていた。
ットで１フレームを構成するデータについてタイムスロ
ットの入れ替えを行う回路であった。かかるタイムスロ
ット入替回路を、１フレームのデータのビット数に対し
て容量の小さいメモリで構成する場合、並列処理方式が
採用されていた。
上述した従来のタイムスロット入替回路において、ｍ
ビットのデータに対してｎ並列処理を行う場合、m/nビ
ットの容量を有するメモリがn2個必要になり、ｎの値が
大きくなるにつれてハードウエアの量が膨大になるとい
う欠点があった。
ビットのデータに対してｎ並列処理を行う場合、m/nビ
ットの容量を有するメモリがn2個必要になり、ｎの値が
大きくなるにつれてハードウエアの量が膨大になるとい
う欠点があった。
本発明は上述した欠点を解消するためになされたもの
で、部品点数を少なくしたタイムスロット入替回路を提
供することを目的とする。
で、部品点数を少なくしたタイムスロット入替回路を提
供することを目的とする。
上述した目的を達成するため本発明のタイムスロット
回路は、共通の書込アドレスおよびそれぞれ固有の書込
タイミングに基づいてｍ（正の整数）ビットで１フレー
ムを構成するデータのうちそれぞれm/n（正の整数）ビ
ットのデータを記憶するｎ個のメモリと、これらメモリ
共通に与えられた読出アドレスに基づいて出力されたｎ
個の出力データのうちの１つをタイムスロットの入れ替
え順序に基づいて選択する選択回路とから構成したこと
を特徴とするものである。
回路は、共通の書込アドレスおよびそれぞれ固有の書込
タイミングに基づいてｍ（正の整数）ビットで１フレー
ムを構成するデータのうちそれぞれm/n（正の整数）ビ
ットのデータを記憶するｎ個のメモリと、これらメモリ
共通に与えられた読出アドレスに基づいて出力されたｎ
個の出力データのうちの１つをタイムスロットの入れ替
え順序に基づいて選択する選択回路とから構成したこと
を特徴とするものである。
このように本発明は、m/n（正の整数）ビットの容量
を持つｎ個のメモリを用いて、ｍビットのデータのタイ
ムスロットの入れ替えを行うことができ、部品点数が少
なくすることができる。
を持つｎ個のメモリを用いて、ｍビットのデータのタイ
ムスロットの入れ替えを行うことができ、部品点数が少
なくすることができる。
以下、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図であ
る。第２図は、同実施例の動作を示すタイミング図であ
る。
る。第２図は、同実施例の動作を示すタイミング図であ
る。
第１図に示す回路では、一例として10（ｍ）ビットを
１フレームとするデータに対して、５（m/n）ビットの
容量を持つメモリを２（ｎ）個用いてタイムスロットの
入れ替えを行う装置について説明する。
１フレームとするデータに対して、５（m/n）ビットの
容量を持つメモリを２（ｎ）個用いてタイムスロットの
入れ替えを行う装置について説明する。
第１図に示すタイムスロット入替回路は、５ビットの
容量を持つ２個のメモリ１、２と、各メモリ１、２から
の出力信号のうちの１つを選択する選択回路３とから構
成されている。
容量を持つ２個のメモリ１、２と、各メモリ１、２から
の出力信号のうちの１つを選択する選択回路３とから構
成されている。
このように構成された実施例の作用を説明する。
入力された１フレームが10ビットのデータ101（D0〜D
9）は、それぞれメモリ１、２に供給されている。
9）は、それぞれメモリ１、２に供給されている。
ここで、書込アドレス情報102および書込パルス103を
メモリ１に与え、データ101（D0〜D9）のうちのD0,D2,D
4,D6,D8の５ビットをメモリ１に書き込む。また、書込
アドレス情報102および書込パルス104をメモリ２に与
え、データ101（D0〜D9）のうちのD1,D3,D5,D7,D9の５
ビットをメモリ２に書き込む。
メモリ１に与え、データ101（D0〜D9）のうちのD0,D2,D
4,D6,D8の５ビットをメモリ１に書き込む。また、書込
アドレス情報102および書込パルス104をメモリ２に与
え、データ101（D0〜D9）のうちのD1,D3,D5,D7,D9の５
ビットをメモリ２に書き込む。
一方、読み出しは、読出アドレス105をメモリ１、２
に与えることにより、読出アドレス105の順に従ってメ
モリ１から出力データ106を得るとともに、読出アドレ
ス105の順に従ってメモリ２から出力データ107を得る。
に与えることにより、読出アドレス105の順に従ってメ
モリ１から出力データ106を得るとともに、読出アドレ
ス105の順に従ってメモリ２から出力データ107を得る。
次に選択回路３は、与えられた選択情報108により、
メモリ１からの出力データ106と、メモリ２からの出力
データ107とのうちの一方のデータを選択し、出力デー
タ109として出力する。これにより、入力データ101が
「D0,D1,D2,……,D9」という順序であったものが、出力
データ109では「D3,D9,D6,……,D2」なる順序となっ
て、タイムスロットの時間的入れ替えを行うことができ
る。
メモリ１からの出力データ106と、メモリ２からの出力
データ107とのうちの一方のデータを選択し、出力デー
タ109として出力する。これにより、入力データ101が
「D0,D1,D2,……,D9」という順序であったものが、出力
データ109では「D3,D9,D6,……,D2」なる順序となっ
て、タイムスロットの時間的入れ替えを行うことができ
る。
上述した実施例では、10ビットの入力データ101に対
して、５ビットの容量を持つ２個のメモリ１、２と、２
個のメモリ１、２からの出力データ106、107の一方を選
択する選択回路３とによってタイムスロットの入れ替え
を行うことについて説明したが、これに限定されるもの
ではない。すなわち、ｍビットのデータに対して、m/n
ビットの容量を持つｎ個のメモリと、各メモリからのｎ
個の出力データのうちの１つを選択する選択回路とから
構成して、タイムスロットの入れ替えを行うこともでき
る。
して、５ビットの容量を持つ２個のメモリ１、２と、２
個のメモリ１、２からの出力データ106、107の一方を選
択する選択回路３とによってタイムスロットの入れ替え
を行うことについて説明したが、これに限定されるもの
ではない。すなわち、ｍビットのデータに対して、m/n
ビットの容量を持つｎ個のメモリと、各メモリからのｎ
個の出力データのうちの１つを選択する選択回路とから
構成して、タイムスロットの入れ替えを行うこともでき
る。
本実施例は、m/n（正の整数）ビットの容量を持つｎ
個のメモリを用いて、ｍビットのデータのタイムスロッ
トの入れ替えを行うことができ、従来のn2個のメモリを
ｎ個に減少でき、特にメモリ容量に対して１フレームの
データビット数が大きいような場合に効果がある。
個のメモリを用いて、ｍビットのデータのタイムスロッ
トの入れ替えを行うことができ、従来のn2個のメモリを
ｎ個に減少でき、特にメモリ容量に対して１フレームの
データビット数が大きいような場合に効果がある。
以上説明したように本発明は、m/n（正の整数）ビッ
トの容量を持つｎ個のメモリを用いて、ｍビットのデー
タのタイムスロットの入れ替えを行うことができ、部品
点数を少なくすることができるという効果がある。ま
た、書き込み時および読み出し時に各メモリに共通のア
ドレス情報を与え、書き込み時のみメモリ個別の書込パ
ルスにより書き込みを行うようにしたので、各メモリに
複数ビットを格納してタイムスロットの入れ替えを行う
場合もその制御を簡素化することができる。
トの容量を持つｎ個のメモリを用いて、ｍビットのデー
タのタイムスロットの入れ替えを行うことができ、部品
点数を少なくすることができるという効果がある。ま
た、書き込み時および読み出し時に各メモリに共通のア
ドレス情報を与え、書き込み時のみメモリ個別の書込パ
ルスにより書き込みを行うようにしたので、各メモリに
複数ビットを格納してタイムスロットの入れ替えを行う
場合もその制御を簡素化することができる。
第１図は本発明の実施例を示すブロック図、第２図は同
実施例の動作を説明するためのタイミング図である。 １、２……メモリ、３……選択回路。
実施例の動作を説明するためのタイミング図である。 １、２……メモリ、３……選択回路。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/00 - 11/04 305 H04J 3/00 - 3/26
Claims (1)
- 【請求項１】共通の書込アドレスおよびそれぞれ固有の
書込タイミングに基づいてｍ（正の整数）ビットで１フ
レームを構成するデータのうちそれぞれm/n（正の整
数）ビットのデータを記憶するｎ個のメモリと、 これらメモリ共通に与えられた読出アドレスに基づいて
出力されたｎ個の出力データのうちの１つをタイムスロ
ットの入れ替え順序に基づいて選択する選択回路 とを具備することを特徴とするタイムスロット入替回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295789A JP2969645B2 (ja) | 1989-04-14 | 1989-04-14 | タイムスロット入替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295789A JP2969645B2 (ja) | 1989-04-14 | 1989-04-14 | タイムスロット入替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02272989A JPH02272989A (ja) | 1990-11-07 |
| JP2969645B2 true JP2969645B2 (ja) | 1999-11-02 |
Family
ID=14068936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9295789A Expired - Lifetime JP2969645B2 (ja) | 1989-04-14 | 1989-04-14 | タイムスロット入替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969645B2 (ja) |
-
1989
- 1989-04-14 JP JP9295789A patent/JP2969645B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02272989A (ja) | 1990-11-07 |
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