JPS61246849A - 動作履歴記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の動作履歴記憶回路に関する。

〔従来の技術〕

従来、この種の動作履歴記憶回路においては、基本クロ
ックで記憶回路に情報を記録していた。

〔発明が解決しようとする問題点〕

上述した従来の動作履歴記憶回路は、基本クロックで記
憶回路に格納しているため、記録するデータ巾と同じデ
ータ巾の記憶回路が必要であシ、記録するステップ数は
、あまりいらないがデータ巾だけ多くほしい時に、デー
タ山分の記憶回路の集積回路が必要であるため、このよ
うな場合に記憶回路に使用する集積回路の数が多くなる
という欠点があった。

本発明は前記問題点を解消した装置を提供するものであ
る。

〔問題点を解決するための手段〕

本発明の動作履歴記憶回路は、記録するデータを基本ク
ロックで格納するバッファと、記憶回路にアドレス情報
を供給し、記憶回路の書込み時には基本クロックの倍の
周期で動作し、読出し時には、基本クロックで動作する
アドレスカウンタと、アドレスカウンタの最下位ビット
によジノぐツファ内のデータを半分づつ選択する選択伺
路と、選択回路で選択されたデータを基本クロックの倍
の周期で格納する記憶回路を有することを特徴とするも
のである。

〔実施例〕

以下、本発明の一実施例を図によって説明する。

第１図は本発明の一実施例のブロック図である。

第１図において、本実施例に係る装置は記録するデータ
を格納するバッファ１と、バッファ１のデータを半分づ
つ選択する選択回路２と選択回路２の出力を格納する記
憶回路３と、記憶回路３にアドレスを供給するアドレス
カウンタ４と、クロックを供給するクロック供給回路５
と書込み読出し等の制御を行なう制御回路６とにより構
成される。

バッファ１は、制御回路６から線６３を介して送られて
くるデータを、クロック供給回路５から線５１を介して
送られてくる基本クロックにより格納する。バッファ１
の出力は、半分づつに分けられ、線１１および線１２ヲ
介して選択回路２に送られ、アドレスカウンタ４から線
４１を介して送られてくるアドレスの最下位ビットによ
・シ選択され、線２１ヲ介して出力される。記憶回路３
は、線２１ヲ介して送られてくるデータを、線４２を介
して送られてくるアドレスに、クロック供給回路５よシ
線５２を介して送られてくる基本クロックの倍周期のク
ロック（以後、倍周期クロックと略す）に従って格納す
る。アドレスカウンタ４は、制御回路６よシ線６１ヲ介
して送られてくる２ビツトの制御信号が“００＃の時内
容を保持し、”０１”の時クロック供給回路５よシ線５
２を介して送られてくるクロックに従かい＋１づつ計数
し、’１１”の時オールＯにリセットされる。クロック
供給回路５は、制御回路６から線６３を介して送られて
くる書込み信号が論理″′１＃のとき線５２を介してア
ドレスカウンタ４に対し、倍周期クロックを送シ出し、
論理“０”のとき基本クロックを送シ出す。また、書込
み信号が論理１で、しかも線６１ヲ介して送られてくる
制御信号が′０１１の時、線５３ｆｔ介して記憶回路３
に倍周期クロックを送り、それ以外の時はクロックを送
らない。

書込み時、制御回路６は、まず線６２ｆ、介してクロッ
ク供給回路５に書込み信号を送るとともに、線６１ヲ介
してアドレスカウンタ４に送っている制御信号を′００
”から’１１”に変えてアドレスカウンタの内容をオー
ル″Ｏ＃にリセットしたのち、更に、制御信号を６１０
＃にして、＋１づつ計数させる。この時、クロック供給
回路５から、線５２，５３を介してそれぞれアドレスカ
ウンタ４と記憶回路３には、倍周期のクロックが送られ
る。ここで、記憶回路３の容量を１　ｋＷとすれば、ア
ドレスカウンタ４は、１０ビツトで、０００番地から＋
１づつ計数され、３ＦＦ番地まで記憶回路３に書込まれ
た後、０００番地に戻り再び＋１づつ計数されていく。

この時、記憶回路３には、線２１ヲ介して選択回路２か
ら送られてくるデータが格納されるが、選択回路２では
、アドレスカウンタ４から線４１を介して送られてくる
アドレスの最下位ビットが′Ｏ＃のときは、バッファ１
から線１１を介して送られてくるデータを選択し、アド
レスの最下位ビットが“１＃のときは、バッファ１から
線１２を介して送られてくるデータを選択する。バッフ
ァ１は、制御回路６から線６３を介して送られてくるデ
ータを、クロック供給回路５から、線５１を介して送ら
れてくる基本クロックに従って格納するので、記憶回路
３を２０ビツトとすれば、バッファ１は４０ビツトのデ
ータを格納し、線１１と１２を介してれそれ２０ビツト
のデータを選択回路２に送り、ここで選択されたデータ
が、線２１を介して、記憶回路３に送られ、バッファ１
に４０ビツトのデータが格納されるごとに、記憶回路３
には２０ビツトのデータが２回書込まれる。もし、書込
みの停止条件が発生して書込みが終了すると、制御回路
６から線６２ヲ介して送られていた書込み信号がＭＯ＃
となるとともに、アドレスカウンタ４に線６１を介して
送られていた制御信号は００＃になシアドレスは、最後
に書込まれたアドレスの次のアドレスが保持される。

読出し時には、制御回路６から線６１を介してアドレス
カウンタに送っている制御信号を、′００”から”０１
’に変化させることによりアドレスを順次＋１してゆき
、記憶回路３よシ、線３１ヲ介して読出されるデータを
制御回路６に取込んでいく。この時、クロック供給回路
５から線５２ヲ介してアドレスカウンタ４に送られるク
ロックは、基本クロックとなシ、基本クロックの周期で
読出しを行なう。

本実施例の構成によれば、記憶回路に１ｋＷＸ１ピツト
の記憶容量を持つ集積回路を使用したとすると、４０ビ
ツトのデータを記録するのに、従来５００ステップ程度
記録できれば充分であっても、４０個の集積回路が必要
であったものが、半分の２０個で実現できる。

〔発明の効果〕

以上説明したように本発明は記録するデータを一時パッ
ファに格納し、これを倍周期のクロックで半分づつ記憶
回路に書込めるようにしたことにより、ステップ数は少
なくてもよいが記録するピット数を増やしたい場合に記
憶回路のデータ巾を増やさずに、記録するデータの巾を
増やすことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・・・バッファ、２・・・選択回路、３・・・記憶回
路、４・・・アドレスカウンタ、５・・・クロック供給
回路、６・・・制御回路。

Claims (1)

【特許請求の範囲】
1. （１）基本クロックによりデータを格納するバッファと
   、記憶回路のアドレスを供給し、書込み時には、基本ク
   ロックの倍の周期で動作し、読出し時には基本クロック
   と同じ周期で動作するアドレスカウンタと、該アドレス
   カウンタの最下位ビットにより前記バッファのデータを
   半分づつ交互に選択する選択回路と、該選択回路の出力
   を基本クロックの倍の周期で格納する記憶回路を有する
   ことを特徴とする動作履歴記憶回路。