JPH023143A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH023143A JPH023143A JP63144071A JP14407188A JPH023143A JP H023143 A JPH023143 A JP H023143A JP 63144071 A JP63144071 A JP 63144071A JP 14407188 A JP14407188 A JP 14407188A JP H023143 A JPH023143 A JP H023143A
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000001514 detection method Methods 0.000 claims description 9
- 230000015654 memory Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に用いられる半導体メモリに関
する。
する。
従来、この種の半導体メモリは、第４図に示した構成を
用いていた。同図において、メモリセルアレイ４０は、
ｍ個の行とｎ個の列（但し、ｍ。
用いていた。同図において、メモリセルアレイ４０は、
ｍ個の行とｎ個の列（但し、ｍ。
ｎは整数値）とに配置されｍＸｎ個の２進情報を記憶し
、行デコーダ４１は外部からのアドレス信号ＡＤＤに応
じて前記ｍ個の行のいずれか一つを選択し、センスアン
プ４２はメモリセルアレイ４０からの選択された行に対
応するｎ個の列の微少信号を読出し動作時に増幅して通
常の信号レベルにするためにあり、書込み動作時には機
能しなく、データセレクタ４３は読出し動作時にはメモ
リセルアレイ４０からのｎ個の列情報をセンスアンプ４
２を介して受信し、列デコーダ４５からの出力に応じて
いずれか一つを選択して外部へデータ信号ＤＡＴＡを出
力し、書込み動作時には外部からの書込み情報をデータ
信号ＤＡＴＡから入力して列デコーダ４５の出力に対応
するｎ個の列のいずれか一つに出力する。また、タイミ
ング回路４４は、書込み動作または読出し動作時に与え
られる起動信号Ｏ８と書込み動作または読出し動作を指
定する書込み指定信号ＷＥとを入力として半導体メモリ
内部に必要な各種のタイミングを発生する。
、行デコーダ４１は外部からのアドレス信号ＡＤＤに応
じて前記ｍ個の行のいずれか一つを選択し、センスアン
プ４２はメモリセルアレイ４０からの選択された行に対
応するｎ個の列の微少信号を読出し動作時に増幅して通
常の信号レベルにするためにあり、書込み動作時には機
能しなく、データセレクタ４３は読出し動作時にはメモ
リセルアレイ４０からのｎ個の列情報をセンスアンプ４
２を介して受信し、列デコーダ４５からの出力に応じて
いずれか一つを選択して外部へデータ信号ＤＡＴＡを出
力し、書込み動作時には外部からの書込み情報をデータ
信号ＤＡＴＡから入力して列デコーダ４５の出力に対応
するｎ個の列のいずれか一つに出力する。また、タイミ
ング回路４４は、書込み動作または読出し動作時に与え
られる起動信号Ｏ８と書込み動作または読出し動作を指
定する書込み指定信号ＷＥとを入力として半導体メモリ
内部に必要な各種のタイミングを発生する。
第４図の従来の半導体メモリにおいては外部からのアド
レス信号ＡＤＤを行デコーダ４１と列デコーダ４５に入
力し、それぞれｎ個の行とｍ個の列のいずれか一つを選
択することによりｎＸｍ個のメモリセルのいずれか一つ
を選択しており、アドレス信号ＡＤＤにより任意の番地
に対して読出しまたは書込み動作が行える。
レス信号ＡＤＤを行デコーダ４１と列デコーダ４５に入
力し、それぞれｎ個の行とｍ個の列のいずれか一つを選
択することによりｎＸｍ個のメモリセルのいずれか一つ
を選択しており、アドレス信号ＡＤＤにより任意の番地
に対して読出しまたは書込み動作が行える。
近年、情報処理システムの高性能化を図るため、大量の
データを記憶する記憶装置の一部に半導体メモリが採用
されている。この種の記憶装置では、数百バイト程度の
セクタと称する単位で記憶装置にアクセスが行なわれ、
このセクタ内の数百バイトは連続した記憶番地である。
データを記憶する記憶装置の一部に半導体メモリが採用
されている。この種の記憶装置では、数百バイト程度の
セクタと称する単位で記憶装置にアクセスが行なわれ、
このセクタ内の数百バイトは連続した記憶番地である。
従来の半導体メモリを用いて上記の記憶装置を構成する
には、セクタ内の連続したアドレスに対するアドレス信
号の発生並びにセクタ内の記憶番地数の管理を行°・う
ための回路が外部に必要である。
には、セクタ内の連続したアドレスに対するアドレス信
号の発生並びにセクタ内の記憶番地数の管理を行°・う
ための回路が外部に必要である。
〔発明が解決しようとする課題〕
上述した従来の半導体メモリは、予め定めた記憶単位を
持ち、連続した記憶番地であるセクタに対応した構成に
なっていないため外部にセクタ内のアドレス発生回路お
よびセクタ内の動作管理を行う回路が必要であり全物量
が多く必要であるという欠点がある。
持ち、連続した記憶番地であるセクタに対応した構成に
なっていないため外部にセクタ内のアドレス発生回路お
よびセクタ内の動作管理を行う回路が必要であり全物量
が多く必要であるという欠点がある。
本発明の半導体メモリは、ｍ個の行とｎ個の列（但し、
ｍ、ｎは整数値）とに配置されたｍＸｎ個の記憶容量を
有する半導体メモリにおいて、ｎ個の列のいずれか一つ
を指定し、書込みまたは読出し動作を起動する起動信号
により初期値が設定され、外部からの列クロック信号に
より該出力を１個ずつ歩進するカウンタと、該カウンタ
の出力が予め定めた値になったときに終了信号を外部へ
出力する終了検出回路とを含む。
ｍ、ｎは整数値）とに配置されたｍＸｎ個の記憶容量を
有する半導体メモリにおいて、ｎ個の列のいずれか一つ
を指定し、書込みまたは読出し動作を起動する起動信号
により初期値が設定され、外部からの列クロック信号に
より該出力を１個ずつ歩進するカウンタと、該カウンタ
の出力が予め定めた値になったときに終了信号を外部へ
出力する終了検出回路とを含む。
第１図は本発明の一実施を示すブロック図である。メモ
リセルアレイ１０２行デコーダ１１．センスアンプ１２
．データセレクタ１３．およびタイミング回路１４は第
４図におけるメモリセルアレイ４０１行デコーダ４１．
センスアンプ４２゜データセレクタ４３．およびタイミ
ング回路４４と同様の機能を有し、同様の動作を有する
ので説明を省略する。カウンタ１５は、起動信号Ｃ８が
論理“０”から“１”への遷移時に全ビットが“０”に
初期設定され、列クロック信号ＣＫが入力される毎にそ
の内容は＋１ずつ歩進される。終了検出回路１６は、カ
ウンタ１５の出力の全てのビットが“１″のとき終了信
号ＥＮＤを外部へ出力する。
リセルアレイ１０２行デコーダ１１．センスアンプ１２
．データセレクタ１３．およびタイミング回路１４は第
４図におけるメモリセルアレイ４０１行デコーダ４１．
センスアンプ４２゜データセレクタ４３．およびタイミ
ング回路４４と同様の機能を有し、同様の動作を有する
ので説明を省略する。カウンタ１５は、起動信号Ｃ８が
論理“０”から“１”への遷移時に全ビットが“０”に
初期設定され、列クロック信号ＣＫが入力される毎にそ
の内容は＋１ずつ歩進される。終了検出回路１６は、カ
ウンタ１５の出力の全てのビットが“１″のとき終了信
号ＥＮＤを外部へ出力する。
第１図において、アドレス信号ＡＤＤはメモリセルアレ
イ１０のｍ行の中のいずれか一つを選択し、起動信号Ｏ
３が論理“１″になるとカウンタ１５の内容を全ビット
“Ｏ″に初期設定すると共にタイミング回路１４により
書込み指定信号に応じた書込みまたは読出し動作が開始
される。カウンタ１５の出力が“０″であるので、０番
地の列が選択され、列クロック信号ＣＫが入力される毎
にカウンタ１の出力は１，２．３・・・・・・ｎ−２，
ｎ−ｉ番地の列を選択し、選択された一つの行に対する
ｎ個の列の全てに対する書込みまたは読出し動作が行わ
れ終了信号ＥＮＤを送出する。
イ１０のｍ行の中のいずれか一つを選択し、起動信号Ｏ
３が論理“１″になるとカウンタ１５の内容を全ビット
“Ｏ″に初期設定すると共にタイミング回路１４により
書込み指定信号に応じた書込みまたは読出し動作が開始
される。カウンタ１５の出力が“０″であるので、０番
地の列が選択され、列クロック信号ＣＫが入力される毎
にカウンタ１の出力は１，２．３・・・・・・ｎ−２，
ｎ−ｉ番地の列を選択し、選択された一つの行に対する
ｎ個の列の全てに対する書込みまたは読出し動作が行わ
れ終了信号ＥＮＤを送出する。
第２図は上述した第１図の本発明の半導体メモリの動作
を示すタイミング図であり、上述の説明と同様であるの
で説明を省略する。
を示すタイミング図であり、上述の説明と同様であるの
で説明を省略する。
第１図に示した本発明の半導体メモリでは、ｎ個の列を
前述した記憶装置のセクタの記憶番地数と合わせること
により、ｍ個の行に相当するセクタ数を有することにな
り、セクタ内の記憶番地の選択は列クロック信号ＣＫを
入力することにより自動的に行われ、かつ、セクタ内の
動作が終了したことが終了信号ＥＮＤで認識できること
になる。
前述した記憶装置のセクタの記憶番地数と合わせること
により、ｍ個の行に相当するセクタ数を有することにな
り、セクタ内の記憶番地の選択は列クロック信号ＣＫを
入力することにより自動的に行われ、かつ、セクタ内の
動作が終了したことが終了信号ＥＮＤで認識できること
になる。
第３図は、本発明の他の実施例を示す部分ブロック図で
ある。同図は、第１図における本発明の半導体メモリに
おいて列方向の連続してアクセスできる記憶番地の数を
ｎ ／ ２個およびｎ／４個に変化できる構成を示した
ものである。
ある。同図は、第１図における本発明の半導体メモリに
おいて列方向の連続してアクセスできる記憶番地の数を
ｎ ／ ２個およびｎ／４個に変化できる構成を示した
ものである。
第３図において、カウンタ３５は起動信号が“０”から
“１”になると２ビツトから成る外部からの列アドレス
信号ＣＡＤを最上位桁とし他のビットが“０′の情報を
格納し、列クロック信号ＣＫが入力される毎に＋１ずつ
歩進する２進カウンタであり、終了検出回路３６におけ
るインバータ３６１および３６２は、列アドレス信号Ｃ
ＡＤに対するカウンタ３５の出力に接続される否定回路
であり、ＮＡＮＤ回路３６３および３６４は、それぞれ
インバータ３６１および３６２と外部からの列単位制御
信号との論理積をとりその否定値を出力するＮＡＮＤＡ
ＮＤ回路、ＡＮＤ回路３６５はＮＡＮＤ回路３６３およ
び３６４並びにカウンタ３５からの出力を入力としてこ
れらの全ての出力が“１”のときに終了信号ＥＮＤを送
出する。列アドレスＣＡＤの２ビツトに“ＯＯ″を入力
し、列単位制御信号ＣＮの２ビツトを“１１”とすれば
、カウンタ３５は起動信号Ｃ８により全てのビットが０
”に初期設定され、終了検出回路３６におけるＡＮＤ回
路３６５はカウンタ３５の全ての出力が“１”になった
とき終了信号ＥＮＤを送出することになるので列の記憶
番地に等しいｎ個の記憶番地単位に連続した順次アクセ
スが行われる。
“１”になると２ビツトから成る外部からの列アドレス
信号ＣＡＤを最上位桁とし他のビットが“０′の情報を
格納し、列クロック信号ＣＫが入力される毎に＋１ずつ
歩進する２進カウンタであり、終了検出回路３６におけ
るインバータ３６１および３６２は、列アドレス信号Ｃ
ＡＤに対するカウンタ３５の出力に接続される否定回路
であり、ＮＡＮＤ回路３６３および３６４は、それぞれ
インバータ３６１および３６２と外部からの列単位制御
信号との論理積をとりその否定値を出力するＮＡＮＤＡ
ＮＤ回路、ＡＮＤ回路３６５はＮＡＮＤ回路３６３およ
び３６４並びにカウンタ３５からの出力を入力としてこ
れらの全ての出力が“１”のときに終了信号ＥＮＤを送
出する。列アドレスＣＡＤの２ビツトに“ＯＯ″を入力
し、列単位制御信号ＣＮの２ビツトを“１１”とすれば
、カウンタ３５は起動信号Ｃ８により全てのビットが０
”に初期設定され、終了検出回路３６におけるＡＮＤ回
路３６５はカウンタ３５の全ての出力が“１”になった
とき終了信号ＥＮＤを送出することになるので列の記憶
番地に等しいｎ個の記憶番地単位に連続した順次アクセ
スが行われる。
列アドレス信号ＣＡＤの最上位桁に任意のアドレス、第
２番目の桁に“０″を入力し、列単位制御信号ＣＮのビ
ットを“０１″とすれば終了検出回路３６におけるＮＡ
ＮＤ回路３６３の出力は常に“０″であるので終了信号
ＥＮＤはｎ７２個の記憶番地を順次アクセスすると送出
される。
２番目の桁に“０″を入力し、列単位制御信号ＣＮのビ
ットを“０１″とすれば終了検出回路３６におけるＮＡ
ＮＤ回路３６３の出力は常に“０″であるので終了信号
ＥＮＤはｎ７２個の記憶番地を順次アクセスすると送出
される。
列アドレス信号ＣＡＤに任意のアドレスを列単位制御信
号ＣＮの２ビツトを全て０”にすると終了検出回路３６
におけるＮＡＮＤ回路３６３および３６４は常に“０”
であるので終了信号ＥＮＤはｎ／４個の記憶番地を順次
アクセスすると送出される。
号ＣＮの２ビツトを全て０”にすると終了検出回路３６
におけるＮＡＮＤ回路３６３および３６４は常に“０”
であるので終了信号ＥＮＤはｎ／４個の記憶番地を順次
アクセスすると送出される。
上述したように第３図の本発明の実施例においては、連
続した記憶アドレス単位すなわちセクタ単位をメモリセ
ルアレイの列の数よりも小さい範囲で選択できる。
続した記憶アドレス単位すなわちセクタ単位をメモリセ
ルアレイの列の数よりも小さい範囲で選択できる。
以上説明したように本発明は、起動信号により初期値が
設定され、外部からの列クロック信号により該出力を１
個ずつ歩進するカウンタと、該カウンタが予め定めた値
になったときに終了信号を外部へ出力する終了検出回路
とを含み構成することにより、連続した複数個の記憶ア
ドレス単位すなわちセクタ単位にアクセスする記憶装置
においてセクタ内のアドレス発生およびセクタ内の全ア
ドレス動作の終了等を検出する回路が外部に必要でなく
大幅に全物量が削減出来るという効果がある。
設定され、外部からの列クロック信号により該出力を１
個ずつ歩進するカウンタと、該カウンタが予め定めた値
になったときに終了信号を外部へ出力する終了検出回路
とを含み構成することにより、連続した複数個の記憶ア
ドレス単位すなわちセクタ単位にアクセスする記憶装置
においてセクタ内のアドレス発生およびセクタ内の全ア
ドレス動作の終了等を検出する回路が外部に必要でなく
大幅に全物量が削減出来るという効果がある。
第１図は本発明の半導体メモリの実施例を示すブロック
図、第２図は第１図の本発明の半導体メモリの動作を示
すタイミング図、第３図は本発明の半導体メモリの他の
実施例を示す部分ブロック図、第４図は従来の半導体メ
モリを示すブロック図である。 １０．４０・・・・・・メモリセルアレイ、１１．４１
・・・・・・行デコーダ、１２．４２・・・・・・列デ
コーダ、１３．４３・・・・・・データセレクタ、１５
，３５，４５・・印・カウンタ、１６．３６・・・・・
・終了検出回路、１４．４４・・・・・・タイミング回
路、ＡＤＤ・・・・・・アドレス信号、ｃｓ・・・・・
・起動信号、ＷＥ・・・・・・書込み指示信号、ＤＡＴ
Ａ・・・・・データ信号、ＣＫ・・・・・・列クロック
信号、ＥＮＤ・・・・・・終了信号、ＣＡＤ・・・・・
・列アドレス信号、ＣＮ・・・・・・列単位制御信号、
３６１，３６２・川・・インバータ、３６３，３６４・
・印・ＮＡＮＤＡＮＤ回路５・・・・ＡＮＤ回路。 代理人 弁理士 内 原 晋 イ丁テコータ χ１回 ）ｆ５３図 行デコーダ 、￥［凹
図、第２図は第１図の本発明の半導体メモリの動作を示
すタイミング図、第３図は本発明の半導体メモリの他の
実施例を示す部分ブロック図、第４図は従来の半導体メ
モリを示すブロック図である。 １０．４０・・・・・・メモリセルアレイ、１１．４１
・・・・・・行デコーダ、１２．４２・・・・・・列デ
コーダ、１３．４３・・・・・・データセレクタ、１５
，３５，４５・・印・カウンタ、１６．３６・・・・・
・終了検出回路、１４．４４・・・・・・タイミング回
路、ＡＤＤ・・・・・・アドレス信号、ｃｓ・・・・・
・起動信号、ＷＥ・・・・・・書込み指示信号、ＤＡＴ
Ａ・・・・・データ信号、ＣＫ・・・・・・列クロック
信号、ＥＮＤ・・・・・・終了信号、ＣＡＤ・・・・・
・列アドレス信号、ＣＮ・・・・・・列単位制御信号、
３６１，３６２・川・・インバータ、３６３，３６４・
・印・ＮＡＮＤＡＮＤ回路５・・・・ＡＮＤ回路。 代理人 弁理士 内 原 晋 イ丁テコータ χ１回 ）ｆ５３図 行デコーダ 、￥［凹
Claims (1)
- ｍ個の行とｎ個の列（但し、ｍ、ｎは整数値）とに配
置されたｍ×ｎ個の２進情報を記憶する半導体メモリに
おいて、ｎ個の列のいずれか一つを指定し書込みまたは
読出し動作を起動する起動信号により初期値が設定され
、外部からの列クロック信号により該出力を１個ずつ歩
道するカウンタと、該カウンタの出力が予め定めた値に
なったときに終了信号を外部へ出力する終了検出回路と
を含み構成されたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144071A JPH023143A (ja) | 1988-06-10 | 1988-06-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144071A JPH023143A (ja) | 1988-06-10 | 1988-06-10 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023143A true JPH023143A (ja) | 1990-01-08 |
Family
ID=15353610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144071A Pending JPH023143A (ja) | 1988-06-10 | 1988-06-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173147A (en) * | 1990-06-18 | 1992-12-22 | Sharp Kabushiki Kaisha | Apparatus for sealing a semiconductor package having frosted quartz glass piece and UV light source |
-
1988
- 1988-06-10 JP JP63144071A patent/JPH023143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173147A (en) * | 1990-06-18 | 1992-12-22 | Sharp Kabushiki Kaisha | Apparatus for sealing a semiconductor package having frosted quartz glass piece and UV light source |
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