JP2970822B2 - タイムスロット入替え回路 - Google Patents
タイムスロット入替え回路Info
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- JP2970822B2 JP2970822B2 JP26717391A JP26717391A JP2970822B2 JP 2970822 B2 JP2970822 B2 JP 2970822B2 JP 26717391 A JP26717391 A JP 26717391A JP 26717391 A JP26717391 A JP 26717391A JP 2970822 B2 JP2970822 B2 JP 2970822B2
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【技術分野】本発明はタイムスロット入替え回路に関
し、特に大きさの異なる２種類の設定単位のタイムスロ
ットの入替えを行うタイムスロット入替え回路に関す
る。
し、特に大きさの異なる２種類の設定単位のタイムスロ
ットの入替えを行うタイムスロット入替え回路に関す
る。
【０００２】
【従来技術】従来、タイムスロット入替え回路において
は、図２に示すように、入力されたデータが書込みカウ
ンタ１５からのカウント値をアドレスとしてＲＡＭ１４
に書込まれると、該データをタイムスロット入替え制御
用メモリ（以下制御用メモリとする）１３から供給され
る読出しアドレスによってＲＡＭ１４から読出すことに
よってタイムスロットの入替えが行われる。
は、図２に示すように、入力されたデータが書込みカウ
ンタ１５からのカウント値をアドレスとしてＲＡＭ１４
に書込まれると、該データをタイムスロット入替え制御
用メモリ（以下制御用メモリとする）１３から供給され
る読出しアドレスによってＲＡＭ１４から読出すことに
よってタイムスロットの入替えが行われる。
【０００３】制御用メモリ１３には制御部１１のデータ
生成部１１ａで生成されたアドレスデータがアドレス生
成部１１ｂで生成されたアドレスに基いて書込まれる。
制御用メモリ１３に書込まれたアドレスデータはｍ段読
出しカウンタ１２からのカウント値によって読出され、
読出しアドレスとしてＲＡＭ１４に出力される。よっ
て、ＲＡＭ１４に書込まれたデータは制御用メモリ１３
に書込まれたアドレスデータの順序で読出されることに
なる。
生成部１１ａで生成されたアドレスデータがアドレス生
成部１１ｂで生成されたアドレスに基いて書込まれる。
制御用メモリ１３に書込まれたアドレスデータはｍ段読
出しカウンタ１２からのカウント値によって読出され、
読出しアドレスとしてＲＡＭ１４に出力される。よっ
て、ＲＡＭ１４に書込まれたデータは制御用メモリ１３
に書込まれたアドレスデータの順序で読出されることに
なる。
【０００４】すなわち、ＲＡＭ１４のアドレス1 〜ｍに
は夫々書込みカウンタ１５から供給される書込みアドレ
ス1 〜ｍにしたがってｎビットのデータＤ1 〜Ｄｍが書
込まれる。
は夫々書込みカウンタ１５から供給される書込みアドレ
ス1 〜ｍにしたがってｎビットのデータＤ1 〜Ｄｍが書
込まれる。
【０００５】この場合、制御用メモリ１３にアドレスデ
ータ15，18，2 ，4 ，16，……が書込まれていれば、そ
の順序でデータＤ15，Ｄ18，Ｄ2 ，Ｄ4 ，Ｄ16，……が
ＲＡＭ１４から読出される。これによって、「データＤ
1 ，Ｄ2 ，Ｄ3，Ｄ4 ，Ｄ5，……，Ｄｍ」から「データ
Ｄ15，Ｄ18，Ｄ2 ，Ｄ4 ，Ｄ16，……」へとタイムスロ
ットの時間的入替えが行われる。
ータ15，18，2 ，4 ，16，……が書込まれていれば、そ
の順序でデータＤ15，Ｄ18，Ｄ2 ，Ｄ4 ，Ｄ16，……が
ＲＡＭ１４から読出される。これによって、「データＤ
1 ，Ｄ2 ，Ｄ3，Ｄ4 ，Ｄ5，……，Ｄｍ」から「データ
Ｄ15，Ｄ18，Ｄ2 ，Ｄ4 ，Ｄ16，……」へとタイムスロ
ットの時間的入替えが行われる。
【０００６】また、上述したｎビットのデータとは大き
さの異なる（ｎ×ｊ）ビットのデータのタイムスロット
ｉ個を設定する場合、ＲＡＭ１４のアドレス1〜ｍには
夫々書込みカウンタ１５から供給される書込みアドレス
1 〜ｍにしたがって（ｎ×ｊ）ビットのデータが書込ま
れる。この場合、制御用メモリ１３には、ｊ個ずつのシ
ーケンシャルなアドレスデータからなるｉ個のグループ
が書込まれる。ここで、ｉ，ｊ，ｎ，ｍは夫々正の整数
であり、ｍ＝ｉ×ｊである。
さの異なる（ｎ×ｊ）ビットのデータのタイムスロット
ｉ個を設定する場合、ＲＡＭ１４のアドレス1〜ｍには
夫々書込みカウンタ１５から供給される書込みアドレス
1 〜ｍにしたがって（ｎ×ｊ）ビットのデータが書込ま
れる。この場合、制御用メモリ１３には、ｊ個ずつのシ
ーケンシャルなアドレスデータからなるｉ個のグループ
が書込まれる。ここで、ｉ，ｊ，ｎ，ｍは夫々正の整数
であり、ｍ＝ｉ×ｊである。
【０００７】例えば、ｉ＝３，ｊ＝６，ｍ＝３×６＝１
８とすると、図３に示すように、ＲＡＭ１４のアドレス
1 〜18には夫々書込みカウンタ１５から供給される書込
みアドレス1 〜18にしたがってｎビットのデータＤ1 〜
Ｄ18が書込まれる。
８とすると、図３に示すように、ＲＡＭ１４のアドレス
1 〜18には夫々書込みカウンタ１５から供給される書込
みアドレス1 〜18にしたがってｎビットのデータＤ1 〜
Ｄ18が書込まれる。
【０００８】この場合、制御用メモリ１３に書込まれた
アドレスデータが15，18，2 ，4 ，16，……，1 ，3 で
あれば、その順序でデータＤ15，Ｄ18，Ｄ2 ，Ｄ4 ，Ｄ
16，……，Ｄ1 ，Ｄ3 がＲＡＭ１４から読出される。こ
れによって、「データＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 ，Ｄ5 ，
……，Ｄ17，Ｄ18」から「データＤ15，Ｄ18，Ｄ2 ，Ｄ
4 ，Ｄ16，……，Ｄ1 ，Ｄ3 」へタイムスロットの時間
的入替えが行われる。
アドレスデータが15，18，2 ，4 ，16，……，1 ，3 で
あれば、その順序でデータＤ15，Ｄ18，Ｄ2 ，Ｄ4 ，Ｄ
16，……，Ｄ1 ，Ｄ3 がＲＡＭ１４から読出される。こ
れによって、「データＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 ，Ｄ5 ，
……，Ｄ17，Ｄ18」から「データＤ15，Ｄ18，Ｄ2 ，Ｄ
4 ，Ｄ16，……，Ｄ1 ，Ｄ3 」へタイムスロットの時間
的入替えが行われる。
【０００９】これに対して、上述したｎビットのデータ
とは大きさの異なる（ｎ×６）ビットのデータのタイム
スロット３個を設定する場合、ＲＡＭ１４のアドレス1
〜18には夫々書込みカウンタ１５から供給される書込み
アドレス1 〜18にしたがって（ｎ×６）ビットのデータ
が書込まれる。この場合、制御用メモリ１３には、図４
に示すように、６個ずつのシーケンシャルなアドレスデ
ータ7 〜12，13〜18，1 〜6からなる３つのグループが
書込まれる。
とは大きさの異なる（ｎ×６）ビットのデータのタイム
スロット３個を設定する場合、ＲＡＭ１４のアドレス1
〜18には夫々書込みカウンタ１５から供給される書込み
アドレス1 〜18にしたがって（ｎ×６）ビットのデータ
が書込まれる。この場合、制御用メモリ１３には、図４
に示すように、６個ずつのシーケンシャルなアドレスデ
ータ7 〜12，13〜18，1 〜6からなる３つのグループが
書込まれる。
【００１０】このような従来のタイムスロット入替え回
路では、（ｎ×ｊ）ビットのｉ個のタイムスロットの入
替えを行う場合でも、ｍ個のタイムスロット入替えを行
うときと同様に制御用メモリ１３にｍ個のアドレスデー
タを設定する必要があるので、ｉ個のタイムスロットの
入替えを行うためにｊ倍の情報を設定しなければならな
いという問題がある。
路では、（ｎ×ｊ）ビットのｉ個のタイムスロットの入
替えを行う場合でも、ｍ個のタイムスロット入替えを行
うときと同様に制御用メモリ１３にｍ個のアドレスデー
タを設定する必要があるので、ｉ個のタイムスロットの
入替えを行うためにｊ倍の情報を設定しなければならな
いという問題がある。
【００１１】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、ｉ個のタイムスロット
の入替えを行う場合の入替え情報の設定量を小さくする
ことができるタイムスロット入替え回路の提供を目的と
する。
点を除去すべくなされたもので、ｉ個のタイムスロット
の入替えを行う場合の入替え情報の設定量を小さくする
ことができるタイムスロット入替え回路の提供を目的と
する。
【００１２】
【発明の構成】本発明によるタイムスロット入替え回路
は、タイムスロット入替えの対象のデータを格納するデ
ータ格納手段と、前記データ格納手段から前記データを
読出すためのアドレスを格納するアドレス格納手段とを
有するタイムスロット入替え回路であって、前記アドレ
ス格納手段に格納されかつ上位ｉビット（ｉは正の整
数）のアドレスと下位ｊビット（ｊは正の整数）のアド
レスとからなるｍビット（ｍは正の整数）のアドレスデ
ータを生成するデータ生成手段と、前記データ生成手段
で生成された前記アドレスデータを前記アドレス格納手
段に格納するためのｍビットのアドレスを生成するアド
レス生成手段と、ｊビットのカウント値を生成するカウ
ンタと、前記データ生成手段で生成された前記ｍビット
のアドレスデータの下位ｊビットと前記カウンタで生成
されるｊビットのカウント値とのうちの一方を選択して
前記アドレス格納手段に出力する第一の選択手段と、前
記アドレス生成手段で生成された前記ｍビットのアドレ
スの下位ｊビットと前記カウンタで生成されるｊビット
のカウント値とのうちの一方を選択して前記アドレス格
納手段に出力する第二の選択手段と、前記データ格納手
段のビット幅のｊ倍のビット幅のデータをタイムスロッ
ト入替えの対象とするときに前記第一及び第二の選択手
段が前記カウンタで生成されるｊビットのカウント値を
選択するよう制御する制御手段とを有することを特徴と
する。
は、タイムスロット入替えの対象のデータを格納するデ
ータ格納手段と、前記データ格納手段から前記データを
読出すためのアドレスを格納するアドレス格納手段とを
有するタイムスロット入替え回路であって、前記アドレ
ス格納手段に格納されかつ上位ｉビット（ｉは正の整
数）のアドレスと下位ｊビット（ｊは正の整数）のアド
レスとからなるｍビット（ｍは正の整数）のアドレスデ
ータを生成するデータ生成手段と、前記データ生成手段
で生成された前記アドレスデータを前記アドレス格納手
段に格納するためのｍビットのアドレスを生成するアド
レス生成手段と、ｊビットのカウント値を生成するカウ
ンタと、前記データ生成手段で生成された前記ｍビット
のアドレスデータの下位ｊビットと前記カウンタで生成
されるｊビットのカウント値とのうちの一方を選択して
前記アドレス格納手段に出力する第一の選択手段と、前
記アドレス生成手段で生成された前記ｍビットのアドレ
スの下位ｊビットと前記カウンタで生成されるｊビット
のカウント値とのうちの一方を選択して前記アドレス格
納手段に出力する第二の選択手段と、前記データ格納手
段のビット幅のｊ倍のビット幅のデータをタイムスロッ
ト入替えの対象とするときに前記第一及び第二の選択手
段が前記カウンタで生成されるｊビットのカウント値を
選択するよう制御する制御手段とを有することを特徴と
する。
【００１３】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、制御部１のデータ生成部１
ａは上位ｉビットのアドレスデータと下位ｊビットのア
ドレスデータとからなるｍビットのアドレスデータを生
成し、該アドレスデータをタイムスロット入替え制御用
メモリ（以下制御用メモリとする）６に出力する。アド
レス生成部１ｂは上位ｉビットのアドレスと下位ｊビッ
トのアドレスとからなるｍビットのアドレスを生成し、
該アドレスを制御用メモリ６に出力する。ここで、ｉ，
ｊ，ｍは正の整数である。
ック図である。図において、制御部１のデータ生成部１
ａは上位ｉビットのアドレスデータと下位ｊビットのア
ドレスデータとからなるｍビットのアドレスデータを生
成し、該アドレスデータをタイムスロット入替え制御用
メモリ（以下制御用メモリとする）６に出力する。アド
レス生成部１ｂは上位ｉビットのアドレスと下位ｊビッ
トのアドレスとからなるｍビットのアドレスを生成し、
該アドレスを制御用メモリ６に出力する。ここで、ｉ，
ｊ，ｍは正の整数である。
【００１５】ｊ段カウンタ２はｊビットのカウント値を
生成し、該カウント値を夫々セレクタ３，４に出力す
る。セレクタ３は制御部１の制御に基づいてデータ生成
部１ａからの下位ｊビットのアドレスデータとｊ段カウ
ンタ２からのｊビットのカウント値とのうち一方を選択
し、その選択した値を下位ｊビットのアドレスデータと
して制御用メモリ６に出力する。セレクタ４は制御部１
の制御に基づいてアドレス生成部１ｂからの下位ｊビッ
トのアドレスとｊ段カウンタ２からのｊビットのカウン
ト値とのうち一方を選択し、その選択した値を下位ｊビ
ットのアドレスとして制御用メモリ６に出力する。
生成し、該カウント値を夫々セレクタ３，４に出力す
る。セレクタ３は制御部１の制御に基づいてデータ生成
部１ａからの下位ｊビットのアドレスデータとｊ段カウ
ンタ２からのｊビットのカウント値とのうち一方を選択
し、その選択した値を下位ｊビットのアドレスデータと
して制御用メモリ６に出力する。セレクタ４は制御部１
の制御に基づいてアドレス生成部１ｂからの下位ｊビッ
トのアドレスとｊ段カウンタ２からのｊビットのカウン
ト値とのうち一方を選択し、その選択した値を下位ｊビ
ットのアドレスとして制御用メモリ６に出力する。
【００１６】よって、制御用メモリ６にはデータ生成部
１ａで生成された上位ｉビットのアドレスデータとセレ
クタ３で選択された下位ｊビットのアドレスデータとか
らなるｍビットのアドレスデータが、アドレス生成部１
ｂで生成された上位ｉビットのアドレスとセレクタ４で
選択された下位ｊビットのアドレスとからなるｍビット
のアドレスに基づいて書込まれる。
１ａで生成された上位ｉビットのアドレスデータとセレ
クタ３で選択された下位ｊビットのアドレスデータとか
らなるｍビットのアドレスデータが、アドレス生成部１
ｂで生成された上位ｉビットのアドレスとセレクタ４で
選択された下位ｊビットのアドレスとからなるｍビット
のアドレスに基づいて書込まれる。
【００１７】ＲＡＭ７には入力されたデータが書込みカ
ウンタ８に指示された値を書込みアドレスとして書込ま
れており、ＲＡＭ７からは読出しカウンタ５に指示され
た値を読出しアドレスとして制御用メモリ６から読出さ
れたアドレスデータにしたがって該データが読出され
る。
ウンタ８に指示された値を書込みアドレスとして書込ま
れており、ＲＡＭ７からは読出しカウンタ５に指示され
た値を読出しアドレスとして制御用メモリ６から読出さ
れたアドレスデータにしたがって該データが読出され
る。
【００１８】ｍ個のタイムスロット入替えを行う場合、
セレクタ３で制御部１のデータ生成部１ａで生成された
下位ｊビットのアドレスデータが選択されるので、制御
用メモリ６にはデータ生成部１ａで生成された上位ｉビ
ットのアドレスデータと下位ｊビットのアドレスデータ
とからなる1 〜ｍのアドレスデータが書込まれる。よっ
て、制御用メモリ６からの1 〜ｍのアドレスデータにし
たがって、ＲＡＭ７からｍ個のデータが読出され、ｍ個
のタイムスロット入替えが行われる。
セレクタ３で制御部１のデータ生成部１ａで生成された
下位ｊビットのアドレスデータが選択されるので、制御
用メモリ６にはデータ生成部１ａで生成された上位ｉビ
ットのアドレスデータと下位ｊビットのアドレスデータ
とからなる1 〜ｍのアドレスデータが書込まれる。よっ
て、制御用メモリ６からの1 〜ｍのアドレスデータにし
たがって、ＲＡＭ７からｍ個のデータが読出され、ｍ個
のタイムスロット入替えが行われる。
【００１９】一方、ｉ個のタイムスロット入替えを行う
場合、セレクタ３でｊ段カウンタ２からのｊビットのカ
ウント値が選択されるので、制御用メモリ６にはデータ
生成部１ａで生成された上位ｉビットのアドレスデータ
とｊ段カウンタ２からのｊビットのカウント値とからな
る1 〜ｍのアドレスデータが書込まれる。この場合、制
御部１ではデータ生成部１ａによって上位ｉビットのア
ドレスデータが生成され、アドレス生成部１ｂによって
上位ｉビットのアドレスが生成されるだけなので、制御
部１から制御用メモリ６にｉ個の入替え情報を設定すれ
ばよい。
場合、セレクタ３でｊ段カウンタ２からのｊビットのカ
ウント値が選択されるので、制御用メモリ６にはデータ
生成部１ａで生成された上位ｉビットのアドレスデータ
とｊ段カウンタ２からのｊビットのカウント値とからな
る1 〜ｍのアドレスデータが書込まれる。この場合、制
御部１ではデータ生成部１ａによって上位ｉビットのア
ドレスデータが生成され、アドレス生成部１ｂによって
上位ｉビットのアドレスが生成されるだけなので、制御
部１から制御用メモリ６にｉ個の入替え情報を設定すれ
ばよい。
【００２０】このように、ＲＡＭ７のビット幅のｊ倍
（ｊは２以上の正の整数）のビット幅のデータをタイム
スロット入替えの対象とするときに該データ各々の格納
領域を示す上位ｉビットのアドレスデータをデータ生成
部１ａで生成し、この格納領域内のアドレスを示す下位
ｊビットのカウント値をｊ段カウンタ２で順次生成して
データ生成部１ａからの上位ｉビットのアドレスデータ
に付加して制御用メモリ６に格納することによって、ｉ
個のタイムスロットの入替えを行う場合の入替え情報の
設定量を小さくすることができる。
（ｊは２以上の正の整数）のビット幅のデータをタイム
スロット入替えの対象とするときに該データ各々の格納
領域を示す上位ｉビットのアドレスデータをデータ生成
部１ａで生成し、この格納領域内のアドレスを示す下位
ｊビットのカウント値をｊ段カウンタ２で順次生成して
データ生成部１ａからの上位ｉビットのアドレスデータ
に付加して制御用メモリ６に格納することによって、ｉ
個のタイムスロットの入替えを行う場合の入替え情報の
設定量を小さくすることができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、タ
イムスロット入替えの対象のデータを格納するデータ格
納手段のビット幅のｊ倍のビット幅のデータをタイムス
ロット入替えの対象とするときに該データ各々の格納領
域を示す上位アドレスを生成し、その格納領域内のアド
レスを示す下位アドレスを順次生成して上位アドレスに
付加し、これらのアドレスによってタイムスロットの入
替えを行うようにすることによって、ｉ個のタイムスロ
ットの入替えを行う場合の入替え情報の設定量を小さく
することができるという効果がある。
イムスロット入替えの対象のデータを格納するデータ格
納手段のビット幅のｊ倍のビット幅のデータをタイムス
ロット入替えの対象とするときに該データ各々の格納領
域を示す上位アドレスを生成し、その格納領域内のアド
レスを示す下位アドレスを順次生成して上位アドレスに
付加し、これらのアドレスによってタイムスロットの入
替えを行うようにすることによって、ｉ個のタイムスロ
ットの入替えを行う場合の入替え情報の設定量を小さく
することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来例の構成を示すブロック図である。
【図３】従来例によるタイムスロット入替え動作を示す
タイムチャートである。
タイムチャートである。
【図４】図２のタイムスロット入替え制御用メモリの内
容を示す図である。
容を示す図である。
１ 制御部 １ａ データ生成部 １ｂ アドレス生成部 ２ ｊ段カウンタ ３，４ セレクタ ６ タイムスロット入替え制御用メモリ ７ ＲＡＭ
Claims (1)
- 【請求項１】 タイムスロット入替えの対象のデータを
格納するデータ格納手段と、前記データ格納手段から前
記データを読出すためのアドレスを格納するアドレス格
納手段とを有するタイムスロット入替え回路であって、
前記アドレス格納手段に格納されかつ上位ｉビット（ｉ
は正の整数）のアドレスと下位ｊビット（ｊは正の整
数）のアドレスとからなるｍビット（ｍは正の整数）の
アドレスデータを生成するデータ生成手段と、前記デー
タ生成手段で生成された前記アドレスデータを前記アド
レス格納手段に格納するためのｍビットのアドレスを生
成するアドレス生成手段と、ｊビットのカウント値を生
成するカウンタと、前記データ生成手段で生成された前
記ｍビットのアドレスデータの下位ｊビットと前記カウ
ンタで生成されるｊビットのカウント値とのうちの一方
を選択して前記アドレス格納手段に出力する第一の選択
手段と、前記アドレス生成手段で生成された前記ｍビッ
トのアドレスの下位ｊビットと前記カウンタで生成され
るｊビットのカウント値とのうちの一方を選択して前記
アドレス格納手段に出力する第二の選択手段と、前記デ
ータ格納手段のビット幅のｊ倍のビット幅のデータをタ
イムスロット入替えの対象とするときに前記第一及び第
二の選択手段が前記カウンタで生成されるｊビットのカ
ウント値を選択するよう制御する制御手段とを有するこ
とを特徴とするタイムスロット入替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26717391A JP2970822B2 (ja) | 1991-09-18 | 1991-09-18 | タイムスロット入替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26717391A JP2970822B2 (ja) | 1991-09-18 | 1991-09-18 | タイムスロット入替え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583778A JPH0583778A (ja) | 1993-04-02 |
| JP2970822B2 true JP2970822B2 (ja) | 1999-11-02 |
Family
ID=17441120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26717391A Expired - Lifetime JP2970822B2 (ja) | 1991-09-18 | 1991-09-18 | タイムスロット入替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970822B2 (ja) |
-
1991
- 1991-09-18 JP JP26717391A patent/JP2970822B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583778A (ja) | 1993-04-02 |
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