JPH0259560B2 - - Google Patents
Info
- Publication number
- JPH0259560B2 JPH0259560B2 JP59102997A JP10299784A JPH0259560B2 JP H0259560 B2 JPH0259560 B2 JP H0259560B2 JP 59102997 A JP59102997 A JP 59102997A JP 10299784 A JP10299784 A JP 10299784A JP H0259560 B2 JPH0259560 B2 JP H0259560B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- address data
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 71
- 238000012360 testing method Methods 0.000 claims description 28
- 238000006243 chemical reaction Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体メモリを試験する際に、被試
験メモリに供給するアドレスデータ，書込みデー
タ，読み書き制御データや被試験メモリの出力の
判定に使用される期待値データを発生する試験パ
ターン発生器に関し、特にアドレスデータの発生
部分に係わる。
験メモリに供給するアドレスデータ，書込みデー
タ，読み書き制御データや被試験メモリの出力の
判定に使用される期待値データを発生する試験パ
ターン発生器に関し、特にアドレスデータの発生
部分に係わる。
「従来技術」
第１図に従来のこの種の試験パターン発生器を
示す。インストラクシヨンメモリ１０１発生すべ
き試験パターンを記述したマイクロプログラムが
格納されており、一般に試験に先立ち、試験内容
に応じて対応するマイクロプログラムを外部のフ
アイルからこのインストラクシヨンメモリ１０１
に格納する。
示す。インストラクシヨンメモリ１０１発生すべ
き試験パターンを記述したマイクロプログラムが
格納されており、一般に試験に先立ち、試験内容
に応じて対応するマイクロプログラムを外部のフ
アイルからこのインストラクシヨンメモリ１０１
に格納する。
インストラクシヨンメモリ１０１はプログラム
カウンタ１０２の内容により番地指定されて読出
され、その読出されたデータ中のプログラム制御
命令１１２はプログラム制御部１０３に、アドレ
ス発生命令１１３，１１４はそれぞれアドレス発
生回路１０４，１０５に、データ発生命令１１５
はデータ発生回路１０６に、制御信号発生命令１
１６は制御信号発生回路１０７にそれぞれ供給さ
れる。プログラム制御部１０３は入力されたプロ
グラム制御命令１１２を解読し、アドレス発生回
路１０４，１０５、データ発生回路１０６及び制
御信号発生回路１０７から発生したデータ１１７
の条件により制御信号１１８でプログラムカウン
タ１０２を歩進やジヤンプなどの制御を行う。ア
ドレス発生回路１０４，１０５はアドレス発生命
令１１３，１１４をそれぞれ解読実行して、アド
レスデータ１１９，１２０を発生する。同様にデ
ータ発生回路１０６はデータ発生命令１１５を解
読実行することによりデータ１２１を発生する。
このデータ１２１は被試験メモリ１１０に対する
書込み時は書込みデータとして被試験メモリ１１
０へ供給され、読出し時には、論理比較回路１１
１へ期待値データとして供給され、被試験メモリ
１１０からの読出しデータ１２５と論理比較され
る。制御信号発生回路１０７は制御信号発生命令
１１６を解読実行して、被試験メモリ１１０に対
し書込み制御信号、選択信号などの制御信号を発
生する。
カウンタ１０２の内容により番地指定されて読出
され、その読出されたデータ中のプログラム制御
命令１１２はプログラム制御部１０３に、アドレ
ス発生命令１１３，１１４はそれぞれアドレス発
生回路１０４，１０５に、データ発生命令１１５
はデータ発生回路１０６に、制御信号発生命令１
１６は制御信号発生回路１０７にそれぞれ供給さ
れる。プログラム制御部１０３は入力されたプロ
グラム制御命令１１２を解読し、アドレス発生回
路１０４，１０５、データ発生回路１０６及び制
御信号発生回路１０７から発生したデータ１１７
の条件により制御信号１１８でプログラムカウン
タ１０２を歩進やジヤンプなどの制御を行う。ア
ドレス発生回路１０４，１０５はアドレス発生命
令１１３，１１４をそれぞれ解読実行して、アド
レスデータ１１９，１２０を発生する。同様にデ
ータ発生回路１０６はデータ発生命令１１５を解
読実行することによりデータ１２１を発生する。
このデータ１２１は被試験メモリ１１０に対する
書込み時は書込みデータとして被試験メモリ１１
０へ供給され、読出し時には、論理比較回路１１
１へ期待値データとして供給され、被試験メモリ
１１０からの読出しデータ１２５と論理比較され
る。制御信号発生回路１０７は制御信号発生命令
１１６を解読実行して、被試験メモリ１１０に対
し書込み制御信号、選択信号などの制御信号を発
生する。
アドレスデータ１１９，１２０はとれぞれアド
レス変換記憶回路１０８，１０９へ読出しアドレ
として供給され、これらアドレスデータ１０８，
１０９により番地指定されてこれらアドレス変換
記憶回路１０８，１０９が読出され、これら読出
された出はアドレスデータ１２３，１２４として
被試験メモリ１１０に対し、アドレス指定のため
に供給される。外部端子に与えられるアドレスが
一般に示しているメモリセルと、異なるメモリセ
ルが指定されることがある。このずれを前記アド
レス変換記憶回路１０８，１０９で変換する。
レス変換記憶回路１０８，１０９へ読出しアドレ
として供給され、これらアドレスデータ１０８，
１０９により番地指定されてこれらアドレス変換
記憶回路１０８，１０９が読出され、これら読出
された出はアドレスデータ１２３，１２４として
被試験メモリ１１０に対し、アドレス指定のため
に供給される。外部端子に与えられるアドレスが
一般に示しているメモリセルと、異なるメモリセ
ルが指定されることがある。このずれを前記アド
レス変換記憶回路１０８，１０９で変換する。
例えば第２図に示すように被試験メモリ１１０
は４×４個のメモリセルからなり、そのメモリセ
ルa0，a1……a15を指定する場合、一般にはＸア
ドレスX0，X1，ＹアドレスY0，Y1をそれぞれ２
進数の第１桁目、第２桁目、第３桁目、第４桁目
とし、メモリセルak（ｋ＝０，１，……15）の添
字「ｋ」を２進数表示し、この２進数Ｋと一致す
る２進数を、アドレスY1，Y0，X1，X0として与
えると、メモリセルakが指定される。このような
関係で例えばメモリセルa0〜a15を順次指定する
には第３図に示すようにアドレスY1，Y0，X1，
X0を変化させることになる。
は４×４個のメモリセルからなり、そのメモリセ
ルa0，a1……a15を指定する場合、一般にはＸア
ドレスX0，X1，ＹアドレスY0，Y1をそれぞれ２
進数の第１桁目、第２桁目、第３桁目、第４桁目
とし、メモリセルak（ｋ＝０，１，……15）の添
字「ｋ」を２進数表示し、この２進数Ｋと一致す
る２進数を、アドレスY1，Y0，X1，X0として与
えると、メモリセルakが指定される。このような
関係で例えばメモリセルa0〜a15を順次指定する
には第３図に示すようにアドレスY1，Y0，X1，
X0を変化させることになる。
しかし例えば第２図に示すように外部端子２０
３のＸアドレスを解読する列アドレスデコーダ２
０２は第１列目（メモリセルa0，a4，a8，a12の
列）の指定をX0＝１，X1＝０の時行い（第３図
の場合はX0＝０，X1＝０）、第２列目の指定を
X0＝０，X1＝０の時行い、第３列目の指定をX0
＝０，X1＝１の時行い、第４列目の指定をX0＝
０，X1＝１の時行うように構成されることがあ
る。つまりこの例では１列目と２列目とのＸアド
レスが変換され、３列目と４列目とが同様に変換
されている。外部端子２０６のＹアドレスを解読
する行アドレスデコーダ２０５は、通常のデコー
ダと同様にY0＝０，Y1＝０で第１行目（a0，a1，
a2，a3）を指定し、Y0＝１，Y1＝０で第２行目
を、Y0＝０，Y1＝１で第３行目を、Y0＝１，Y1
＝１で第４行目をそれぞれ指定する場合を示して
いる。
３のＸアドレスを解読する列アドレスデコーダ２
０２は第１列目（メモリセルa0，a4，a8，a12の
列）の指定をX0＝１，X1＝０の時行い（第３図
の場合はX0＝０，X1＝０）、第２列目の指定を
X0＝０，X1＝０の時行い、第３列目の指定をX0
＝０，X1＝１の時行い、第４列目の指定をX0＝
０，X1＝１の時行うように構成されることがあ
る。つまりこの例では１列目と２列目とのＸアド
レスが変換され、３列目と４列目とが同様に変換
されている。外部端子２０６のＹアドレスを解読
する行アドレスデコーダ２０５は、通常のデコー
ダと同様にY0＝０，Y1＝０で第１行目（a0，a1，
a2，a3）を指定し、Y0＝１，Y1＝０で第２行目
を、Y0＝０，Y1＝１で第３行目を、Y0＝１，Y1
＝１で第４行目をそれぞれ指定する場合を示して
いる。
このようなメモリ１１０に対してメモリセル
a0，a1，……，a15を順次指定する場合は、外部
端子２０３，２０６に与えるＸアドレスX0，X1，
ＹアドレスY0，Y1は第４図に示すように与える
必要がある。このようなメモリとするのはメモリ
チツプの大きさを小さくし、これに適するように
内部配線を選ぶために行われ、従つて前記メモリ
内でのアドレスの変換はメモリを作る会社により
異つたものとなる。
a0，a1，……，a15を順次指定する場合は、外部
端子２０３，２０６に与えるＸアドレスX0，X1，
ＹアドレスY0，Y1は第４図に示すように与える
必要がある。このようなメモリとするのはメモリ
チツプの大きさを小さくし、これに適するように
内部配線を選ぶために行われ、従つて前記メモリ
内でのアドレスの変換はメモリを作る会社により
異つたものとなる。
被試験メモリ１１０に応じて、アドレス変換記
憶回路１０８，１０９の内容を書替えて、外部よ
り与えたアドレスが直接示すメモリセルと同一メ
モリセルがメモリ内で指定されるようにアドレス
変換記憶回路１０８，１０９によりアドレス変換
を行う。第２図の例ではアドレス変換記憶回路１
０８の記憶内容を第５図Ａに示すようにする。即
ちアドレス変換記憶回路１０８のアドレスX0＝
０，Y1＝０にY0＝１，X1＝０が記憶され、X0＝
１，X1＝０にX0＝０，X1＝０が記憶される。ア
ドレス変換記憶回路１０９の記憶内容は第５図Ｂ
に示すようにされる。
憶回路１０８，１０９の内容を書替えて、外部よ
り与えたアドレスが直接示すメモリセルと同一メ
モリセルがメモリ内で指定されるようにアドレス
変換記憶回路１０８，１０９によりアドレス変換
を行う。第２図の例ではアドレス変換記憶回路１
０８の記憶内容を第５図Ａに示すようにする。即
ちアドレス変換記憶回路１０８のアドレスX0＝
０，Y1＝０にY0＝１，X1＝０が記憶され、X0＝
１，X1＝０にX0＝０，X1＝０が記憶される。ア
ドレス変換記憶回路１０９の記憶内容は第５図Ｂ
に示すようにされる。
「発明が解決しようとする問題点」
半導体メモリの大容量化に伴い、メモリ内での
列アドレスの入れ代えが、行アドレスにより異な
るものがある。例えば第６図に示すようにメモリ
セルa0〜a31よりなる４×８のメモリにおいてメ
モリセルa0〜a15、つまりＹアドレス中のY2＝０
の状態では１列目と２列目とを入れ代え、３列目
と４列目とを入れかえ、各列を指定するアドレス
データは３０１として示すように１例目はX0＝
１，X1＝０、２列目はX0＝０，X1＝０、３列目
はX0＝１，X1＝１、４列目はX0＝０，X1＝１と
し、メモリセルa16〜a31、つまりY2＝１では各列
に指示するアドレスデータは３０２として示すよ
うに１列目をX0＝０、X1＝１、２列目をX0＝
１，X1＝１、３列目をX0＝０，X1＝０、４列目
をX0＝１，X1＝０としている。このように複雑
にアドレスが変換されている場合は従来のパター
ン発生ではメモリセルa0〜a31を順番にアクセス
することはできなかつた。
列アドレスの入れ代えが、行アドレスにより異な
るものがある。例えば第６図に示すようにメモリ
セルa0〜a31よりなる４×８のメモリにおいてメ
モリセルa0〜a15、つまりＹアドレス中のY2＝０
の状態では１列目と２列目とを入れ代え、３列目
と４列目とを入れかえ、各列を指定するアドレス
データは３０１として示すように１例目はX0＝
１，X1＝０、２列目はX0＝０，X1＝０、３列目
はX0＝１，X1＝１、４列目はX0＝０，X1＝１と
し、メモリセルa16〜a31、つまりY2＝１では各列
に指示するアドレスデータは３０２として示すよ
うに１列目をX0＝０、X1＝１、２列目をX0＝
１，X1＝１、３列目をX0＝０，X1＝０、４列目
をX0＝１，X1＝０としている。このように複雑
にアドレスが変換されている場合は従来のパター
ン発生ではメモリセルa0〜a31を順番にアクセス
することはできなかつた。
この発明の目的は行アドレスにより列アドレス
の置換の状態が異なるような複雑にアドレス置換
されたメモリに対しても所望の順にメモリセルを
アクセスすることを可能とする試験パターン発生
器を提供することにある。
の置換の状態が異なるような複雑にアドレス置換
されたメモリに対しても所望の順にメモリセルを
アクセスすることを可能とする試験パターン発生
器を提供することにある。
「発明の構成」
この発明によれば、ｎ個（ｎは２以上の整数）
のアドレス発生回路から発生されたｎ個のアドレ
スデータはそのビツトごとにｎ個のアドレスビツ
ト選択回路により、これら間において自由に選択
されてｎ個の新たなアドレスデータとされ、これ
らｎ個の新たなアドレスデータによりｎ個のアド
レス変換記憶回路が読出されてその読出されたア
ドレスデータが被試験メモリへ供給される。
のアドレス発生回路から発生されたｎ個のアドレ
スデータはそのビツトごとにｎ個のアドレスビツ
ト選択回路により、これら間において自由に選択
されてｎ個の新たなアドレスデータとされ、これ
らｎ個の新たなアドレスデータによりｎ個のアド
レス変換記憶回路が読出されてその読出されたア
ドレスデータが被試験メモリへ供給される。
「実施例」
第７図はこの発明による試験パターン発生器の
一例の要部を示し、第１図と対応する部分に同一
符号を付けてある。この例ではアドレスビツト選
択回路４２６，４２７が設けられる。これら両ア
ドレスビツト選択回路４２６，４２７に、アドレ
ス発生回路１０４，１０５からの各アドレスデー
タ１１９，１２０の両者がそれぞれ入力される。
アドレスビツト選択回路４２６，４２７の何れに
おいてもその入力されたアドレスデータ１１９，
１２０中から任意のビツトを選択することがで
き、その選択によりアドレスビツト選択回路４２
６，４２７からそれぞれ新たなアドレスデータ４
２８，４２９が作られ、これらがそれぞれアドレ
ス変換記憶回路１０８，１０９へ供給される。
一例の要部を示し、第１図と対応する部分に同一
符号を付けてある。この例ではアドレスビツト選
択回路４２６，４２７が設けられる。これら両ア
ドレスビツト選択回路４２６，４２７に、アドレ
ス発生回路１０４，１０５からの各アドレスデー
タ１１９，１２０の両者がそれぞれ入力される。
アドレスビツト選択回路４２６，４２７の何れに
おいてもその入力されたアドレスデータ１１９，
１２０中から任意のビツトを選択することがで
き、その選択によりアドレスビツト選択回路４２
６，４２７からそれぞれ新たなアドレスデータ４
２８，４２９が作られ、これらがそれぞれアドレ
ス変換記憶回路１０８，１０９へ供給される。
例えばアドレスビツト選択回路４２６におい
て、第８図に示すようにアドレスデータ１１９中
のX0，X1とアドレスデータ１２０中のY2とをそ
れぞれ選択してそれぞれ新たなアドレスデータ４
２８のX0，X1，X2とする。またアドレスビツト
選択回路４２７ではアドレスデータ１２０中の
Y0，Y1，Y2をそれぞれ選択して新たなアドレス
データ４２９のY0，Y1，Y2とする。
て、第８図に示すようにアドレスデータ１１９中
のX0，X1とアドレスデータ１２０中のY2とをそ
れぞれ選択してそれぞれ新たなアドレスデータ４
２８のX0，X1，X2とする。またアドレスビツト
選択回路４２７ではアドレスデータ１２０中の
Y0，Y1，Y2をそれぞれ選択して新たなアドレス
データ４２９のY0，Y1，Y2とする。
新たなアドレスデータ４２８により第９図Ａに
示すようなアドレス変換記憶回路１０８が読出さ
れ、アドレスデータ４２９により第９図Ｂに示す
ようなアドレス変換記憶回路１０９が読出され
る。第９図Ａのアドレス変換記憶回路１０８の記
憶内容を見れば理解されるように、その入力アド
レスデータ４２８中のX2（アドレスデータ１２０
中のY2）が０の場合は、X1＝０，X0＝０がX1＝
０，X0＝１に、X1＝０，X0＝１がX1＝０、X0＝
０に、X1＝１，X0＝０がX1＝１，X1＝１に、X1
＝１，X0＝１がX1＝１，X0＝０にそれぞれ変換
され、つまり第６図中のY2＝０における各列を
指定するアドレスデータ３０１と一致する。入力
アドレスデータ４２８中のX2（アドレスデータ１
２０中のY2）が１の場合はX1＝０，X0＝０がX1
＝１，X0＝０，X1＝０，X0＝１がX1＝１，X0＝
１に、X1＝１，X0＝０がX1＝０，X0＝０に、X1
＝１，X0＝１がX1＝０，X0＝１にそれぞれ変換
され、第６図中のY2＝０における各列を指定す
るアドレスデータ３０２と一致する。
示すようなアドレス変換記憶回路１０８が読出さ
れ、アドレスデータ４２９により第９図Ｂに示す
ようなアドレス変換記憶回路１０９が読出され
る。第９図Ａのアドレス変換記憶回路１０８の記
憶内容を見れば理解されるように、その入力アド
レスデータ４２８中のX2（アドレスデータ１２０
中のY2）が０の場合は、X1＝０，X0＝０がX1＝
０，X0＝１に、X1＝０，X0＝１がX1＝０、X0＝
０に、X1＝１，X0＝０がX1＝１，X1＝１に、X1
＝１，X0＝１がX1＝１，X0＝０にそれぞれ変換
され、つまり第６図中のY2＝０における各列を
指定するアドレスデータ３０１と一致する。入力
アドレスデータ４２８中のX2（アドレスデータ１
２０中のY2）が１の場合はX1＝０，X0＝０がX1
＝１，X0＝０，X1＝０，X0＝１がX1＝１，X0＝
１に、X1＝１，X0＝０がX1＝０，X0＝０に、X1
＝１，X0＝１がX1＝０，X0＝１にそれぞれ変換
され、第６図中のY2＝０における各列を指定す
るアドレスデータ３０２と一致する。
従つて第６図に示したメモリのメモリセルを
a0，a1……a31の順にアクセスするには、アドレ
ス発生回路１０４，１０５からメモリ１１０内で
アドレス変換が行われていない場合にメモリセル
a0，a1……a31を順次アクセスすると時と同一の
アドレスを発生すればよい。この合における各部
のアドレスデータを第１０図に示す。
a0，a1……a31の順にアクセスするには、アドレ
ス発生回路１０４，１０５からメモリ１１０内で
アドレス変換が行われていない場合にメモリセル
a0，a1……a31を順次アクセスすると時と同一の
アドレスを発生すればよい。この合における各部
のアドレスデータを第１０図に示す。
先に述べたように被試験メモリ１１０内におけ
るアドレス変換はメモリの製造会社や種類によつ
て異つており、被試験メモリ１１０に応じて試験
前にアドレス変換記憶回路１０８，１０９の内容
を書き替え、かつアドレスビツト選択回路４２
６，４２７における選択ビツトの指定を変更す
る。なお、上述においては２組のアドレスデータ
で被試験メモリ１１０をアクセスする場合を例と
したが、３組以上のアドレスデータで被試験メモ
リ１１０をアクセスする場合もこの発明を適用で
きる。
るアドレス変換はメモリの製造会社や種類によつ
て異つており、被試験メモリ１１０に応じて試験
前にアドレス変換記憶回路１０８，１０９の内容
を書き替え、かつアドレスビツト選択回路４２
６，４２７における選択ビツトの指定を変更す
る。なお、上述においては２組のアドレスデータ
で被試験メモリ１１０をアクセスする場合を例と
したが、３組以上のアドレスデータで被試験メモ
リ１１０をアクセスする場合もこの発明を適用で
きる。
「発明の効果」
以上述べたようにこの発明によればその複数組
のアドレスデータのうち１組のアドレスデータの
メモリ内でのアドレス変換が他の組のアドレスデ
ータに応じて変化するような複雑なアドレス変換
が行われているようなメモリに対しても、その複
数組のアドレスデータを、これらすべてのアドレ
スデータから任意のビツトを選択するアドレスビ
ツト選択回路を用いて新たなアドレスデータを作
つてアドレス変換記憶回路へ供給することにより
行うことができる。
のアドレスデータのうち１組のアドレスデータの
メモリ内でのアドレス変換が他の組のアドレスデ
ータに応じて変化するような複雑なアドレス変換
が行われているようなメモリに対しても、その複
数組のアドレスデータを、これらすべてのアドレ
スデータから任意のビツトを選択するアドレスビ
ツト選択回路を用いて新たなアドレスデータを作
つてアドレス変換記憶回路へ供給することにより
行うことができる。
第１図は従来の試験パターン発生器の一例を示
すブロツク図、第２図はメモリ内でアドレス変換
されているメモリ内のアドレスとメモリセルとの
関係を示す図、第３図はメモリ内でアドレス変換
されていないメモリのメモリセルと外部アドレス
との関係を示す図、第４図は第３図に示したメモ
リのメモリセルと外部アドレスとの関係を示す
図、第５図は第２図に示したメモリに対するアド
レス変換記憶回路１０８，１０９の記憶例を示す
図、第６図は内部で二組のアドレスデータに関連
してアドレス変換をしたメモリのメモリセルとア
ドレスとの関係を示す図、第７図はこの発明によ
る試験パターン発生器の一例の要部を示すブロツ
ツク図、第８図はアドレスビツト選択回路４２
６，４２７における選択例を示す図、第９図は第
６図に示したメモリに対するアドレス変換記憶回
路１０８，１０９の記憶例を示す図、第１０図は
第６図に示したメモリの各メモリセルと各部のア
ドレスデータとの関係を示す図である。 １０１：インストラクシヨンメモリ、１０４，
１０６：アドレス発生回路、１０８，１０９：ア
ドレス変換記憶回路、１１０：被試験メモリ、４
２６，４２７：アドレスビツト選択回路。
すブロツク図、第２図はメモリ内でアドレス変換
されているメモリ内のアドレスとメモリセルとの
関係を示す図、第３図はメモリ内でアドレス変換
されていないメモリのメモリセルと外部アドレス
との関係を示す図、第４図は第３図に示したメモ
リのメモリセルと外部アドレスとの関係を示す
図、第５図は第２図に示したメモリに対するアド
レス変換記憶回路１０８，１０９の記憶例を示す
図、第６図は内部で二組のアドレスデータに関連
してアドレス変換をしたメモリのメモリセルとア
ドレスとの関係を示す図、第７図はこの発明によ
る試験パターン発生器の一例の要部を示すブロツ
ツク図、第８図はアドレスビツト選択回路４２
６，４２７における選択例を示す図、第９図は第
６図に示したメモリに対するアドレス変換記憶回
路１０８，１０９の記憶例を示す図、第１０図は
第６図に示したメモリの各メモリセルと各部のア
ドレスデータとの関係を示す図である。 １０１：インストラクシヨンメモリ、１０４，
１０６：アドレス発生回路、１０８，１０９：ア
ドレス変換記憶回路、１１０：被試験メモリ、４
２６，４２７：アドレスビツト選択回路。
Claims (1)
- １ 発生すべき試験パターンを記述したマイクロ
プログラムを格納するインストラクシヨンメモリ
と、そのインストラクシヨンメモリから読出され
た命令を解読実行してｎ組（ｎは２以上の整数）
のアドレスデータを発生するｎ個のアドレス発生
回路と、これらアドレス発生回路からのアドレス
データをそのビツトごとに選択してｎ組の新たな
アドレスデータを作るｎ個のアドレスビツト選択
回路と、これらアドレスビツト選択回路からのｎ
個の新たなアドレスデータによりそれぞれ読出さ
れ、その読出されたデータを被試験メモリにアド
レスデータとして出力するｎ個のアドレス変換記
憶回路とを具備する試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102997A JPS60246100A (ja) | 1984-05-21 | 1984-05-21 | 試験パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102997A JPS60246100A (ja) | 1984-05-21 | 1984-05-21 | 試験パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246100A JPS60246100A (ja) | 1985-12-05 |
| JPH0259560B2 true JPH0259560B2 (ja) | 1990-12-12 |
Family
ID=14342323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102997A Granted JPS60246100A (ja) | 1984-05-21 | 1984-05-21 | 試験パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010176768A (ja) * | 2009-01-30 | 2010-08-12 | Yokogawa Electric Corp | メモリテスト装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2520234B2 (ja) * | 1986-05-10 | 1996-07-31 | 工業技術院長 | メモリ試験装置 |
| JPS63166100A (ja) * | 1986-12-26 | 1988-07-09 | Hitachi Electronics Eng Co Ltd | アドレス変換方式 |
| JP2001338497A (ja) | 2000-05-24 | 2001-12-07 | Fujitsu Ltd | メモリ試験方法 |
-
1984
- 1984-05-21 JP JP59102997A patent/JPS60246100A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010176768A (ja) * | 2009-01-30 | 2010-08-12 | Yokogawa Electric Corp | メモリテスト装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60246100A (ja) | 1985-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4319343A (en) | Programmable digital memory circuit | |
| US4300234A (en) | Address pattern generator for testing a memory | |
| JPH08235851A (ja) | シリアルアクセスメモリの予測読出し方法及びそのためのメモリ | |
| JP2000122935A (ja) | 不揮発性メモリのアドレス変換装置 | |
| JP2002222084A (ja) | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 | |
| JPH0259560B2 (ja) | ||
| JPS621047A (ja) | メモリ回路を有する半導体装置 | |
| JP3872922B2 (ja) | 半導体記憶装置及びメモリ混載ロジックｌｓｉ | |
| US6862667B2 (en) | Synchronous DRAM utilizable as shared memory | |
| US20010042155A1 (en) | Instruction memory circuit | |
| KR960004257B1 (ko) | 제어용 프로그램 및 데이타 저장용 메모리 보드 | |
| JPS6148174B2 (ja) | ||
| KR0164818B1 (ko) | 옵션가능한 블럭라이트용 반도체 메모리장치 | |
| JP3251265B2 (ja) | メモリ出力制御回路 | |
| KR100624286B1 (ko) | 플래시 메모리의 리페어 장치 | |
| JP3449749B2 (ja) | 情報処理装置 | |
| JP2969896B2 (ja) | Ｒａｍのデータ書き込み制御方法 | |
| JPH0218638A (ja) | データ制御システム | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPS6388657A (ja) | メモリ装置 | |
| JP2001243793A (ja) | 試験パターン発生器 | |
| JPS63188250A (ja) | 任意語長記憶回路 | |
| JP2970822B2 (ja) | タイムスロット入替え回路 | |
| JP2788765B2 (ja) | 半導体記憶装置 | |
| JPH0610821B2 (ja) | マイクロコンピユ−タ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |