JPH0259560B2 - - Google Patents

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JPH0259560B2
JPH0259560B2 JP59102997A JP10299784A JPH0259560B2 JP H0259560 B2 JPH0259560 B2 JP H0259560B2 JP 59102997 A JP59102997 A JP 59102997A JP 10299784 A JP10299784 A JP 10299784A JP H0259560 B2 JPH0259560 B2 JP H0259560B2
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JP
Japan
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address
memory
data
address data
circuits
Prior art date
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JP59102997A
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English (en)
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JPS60246100A (ja
Inventor
Masao Shimizu
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Advantest Corp
Original Assignee
Advantest Corp
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Publication date
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Publication of JPS60246100A publication Critical patent/JPS60246100A/ja
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  • Techniques For Improving Reliability Of Storages (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体メモリを試験する際に、被試
験メモリに供給するアドレスデータ,書込みデー
タ,読み書き制御データや被試験メモリの出力の
判定に使用される期待値データを発生する試験パ
ターン発生器に関し、特にアドレスデータの発生
部分に係わる。
「従来技術」 第1図に従来のこの種の試験パターン発生器を
示す。インストラクシヨンメモリ101発生すべ
き試験パターンを記述したマイクロプログラムが
格納されており、一般に試験に先立ち、試験内容
に応じて対応するマイクロプログラムを外部のフ
アイルからこのインストラクシヨンメモリ101
に格納する。
インストラクシヨンメモリ101はプログラム
カウンタ102の内容により番地指定されて読出
され、その読出されたデータ中のプログラム制御
命令112はプログラム制御部103に、アドレ
ス発生命令113,114はそれぞれアドレス発
生回路104,105に、データ発生命令115
はデータ発生回路106に、制御信号発生命令1
16は制御信号発生回路107にそれぞれ供給さ
れる。プログラム制御部103は入力されたプロ
グラム制御命令112を解読し、アドレス発生回
路104,105、データ発生回路106及び制
御信号発生回路107から発生したデータ117
の条件により制御信号118でプログラムカウン
タ102を歩進やジヤンプなどの制御を行う。ア
ドレス発生回路104,105はアドレス発生命
令113,114をそれぞれ解読実行して、アド
レスデータ119,120を発生する。同様にデ
ータ発生回路106はデータ発生命令115を解
読実行することによりデータ121を発生する。
このデータ121は被試験メモリ110に対する
書込み時は書込みデータとして被試験メモリ11
0へ供給され、読出し時には、論理比較回路11
1へ期待値データとして供給され、被試験メモリ
110からの読出しデータ125と論理比較され
る。制御信号発生回路107は制御信号発生命令
116を解読実行して、被試験メモリ110に対
し書込み制御信号、選択信号などの制御信号を発
生する。
アドレスデータ119,120はとれぞれアド
レス変換記憶回路108,109へ読出しアドレ
として供給され、これらアドレスデータ108,
109により番地指定されてこれらアドレス変換
記憶回路108,109が読出され、これら読出
された出はアドレスデータ123,124として
被試験メモリ110に対し、アドレス指定のため
に供給される。外部端子に与えられるアドレスが
一般に示しているメモリセルと、異なるメモリセ
ルが指定されることがある。このずれを前記アド
レス変換記憶回路108,109で変換する。
例えば第2図に示すように被試験メモリ110
は4×4個のメモリセルからなり、そのメモリセ
ルa0,a1……a15を指定する場合、一般にはXア
ドレスX0,X1,YアドレスY0,Y1をそれぞれ2
進数の第1桁目、第2桁目、第3桁目、第4桁目
とし、メモリセルak(k=0,1,……15)の添
字「k」を2進数表示し、この2進数Kと一致す
る2進数を、アドレスY1,Y0,X1,X0として与
えると、メモリセルakが指定される。このような
関係で例えばメモリセルa0〜a15を順次指定する
には第3図に示すようにアドレスY1,Y0,X1
X0を変化させることになる。
しかし例えば第2図に示すように外部端子20
3のXアドレスを解読する列アドレスデコーダ2
02は第1列目(メモリセルa0,a4,a8,a12
列)の指定をX0=1,X1=0の時行い(第3図
の場合はX0=0,X1=0)、第2列目の指定を
X0=0,X1=0の時行い、第3列目の指定をX0
=0,X1=1の時行い、第4列目の指定をX0
0,X1=1の時行うように構成されることがあ
る。つまりこの例では1列目と2列目とのXアド
レスが変換され、3列目と4列目とが同様に変換
されている。外部端子206のYアドレスを解読
する行アドレスデコーダ205は、通常のデコー
ダと同様にY0=0,Y1=0で第1行目(a0,a1
a2,a3)を指定し、Y0=1,Y1=0で第2行目
を、Y0=0,Y1=1で第3行目を、Y0=1,Y1
=1で第4行目をそれぞれ指定する場合を示して
いる。
このようなメモリ110に対してメモリセル
a0,a1,……,a15を順次指定する場合は、外部
端子203,206に与えるXアドレスX0,X1
YアドレスY0,Y1は第4図に示すように与える
必要がある。このようなメモリとするのはメモリ
チツプの大きさを小さくし、これに適するように
内部配線を選ぶために行われ、従つて前記メモリ
内でのアドレスの変換はメモリを作る会社により
異つたものとなる。
被試験メモリ110に応じて、アドレス変換記
憶回路108,109の内容を書替えて、外部よ
り与えたアドレスが直接示すメモリセルと同一メ
モリセルがメモリ内で指定されるようにアドレス
変換記憶回路108,109によりアドレス変換
を行う。第2図の例ではアドレス変換記憶回路1
08の記憶内容を第5図Aに示すようにする。即
ちアドレス変換記憶回路108のアドレスX0
0,Y1=0にY0=1,X1=0が記憶され、X0
1,X1=0にX0=0,X1=0が記憶される。ア
ドレス変換記憶回路109の記憶内容は第5図B
に示すようにされる。
「発明が解決しようとする問題点」 半導体メモリの大容量化に伴い、メモリ内での
列アドレスの入れ代えが、行アドレスにより異な
るものがある。例えば第6図に示すようにメモリ
セルa0〜a31よりなる4×8のメモリにおいてメ
モリセルa0〜a15、つまりYアドレス中のY2=0
の状態では1列目と2列目とを入れ代え、3列目
と4列目とを入れかえ、各列を指定するアドレス
データは301として示すように1例目はX0
1,X1=0、2列目はX0=0,X1=0、3列目
はX0=1,X1=1、4列目はX0=0,X1=1と
し、メモリセルa16〜a31、つまりY2=1では各列
に指示するアドレスデータは302として示すよ
うに1列目をX0=0、X1=1、2列目をX0
1,X1=1、3列目をX0=0,X1=0、4列目
をX0=1,X1=0としている。このように複雑
にアドレスが変換されている場合は従来のパター
ン発生ではメモリセルa0〜a31を順番にアクセス
することはできなかつた。
この発明の目的は行アドレスにより列アドレス
の置換の状態が異なるような複雑にアドレス置換
されたメモリに対しても所望の順にメモリセルを
アクセスすることを可能とする試験パターン発生
器を提供することにある。
「発明の構成」 この発明によれば、n個(nは2以上の整数)
のアドレス発生回路から発生されたn個のアドレ
スデータはそのビツトごとにn個のアドレスビツ
ト選択回路により、これら間において自由に選択
されてn個の新たなアドレスデータとされ、これ
らn個の新たなアドレスデータによりn個のアド
レス変換記憶回路が読出されてその読出されたア
ドレスデータが被試験メモリへ供給される。
「実施例」 第7図はこの発明による試験パターン発生器の
一例の要部を示し、第1図と対応する部分に同一
符号を付けてある。この例ではアドレスビツト選
択回路426,427が設けられる。これら両ア
ドレスビツト選択回路426,427に、アドレ
ス発生回路104,105からの各アドレスデー
タ119,120の両者がそれぞれ入力される。
アドレスビツト選択回路426,427の何れに
おいてもその入力されたアドレスデータ119,
120中から任意のビツトを選択することがで
き、その選択によりアドレスビツト選択回路42
6,427からそれぞれ新たなアドレスデータ4
28,429が作られ、これらがそれぞれアドレ
ス変換記憶回路108,109へ供給される。
例えばアドレスビツト選択回路426におい
て、第8図に示すようにアドレスデータ119中
のX0,X1とアドレスデータ120中のY2とをそ
れぞれ選択してそれぞれ新たなアドレスデータ4
28のX0,X1,X2とする。またアドレスビツト
選択回路427ではアドレスデータ120中の
Y0,Y1,Y2をそれぞれ選択して新たなアドレス
データ429のY0,Y1,Y2とする。
新たなアドレスデータ428により第9図Aに
示すようなアドレス変換記憶回路108が読出さ
れ、アドレスデータ429により第9図Bに示す
ようなアドレス変換記憶回路109が読出され
る。第9図Aのアドレス変換記憶回路108の記
憶内容を見れば理解されるように、その入力アド
レスデータ428中のX2(アドレスデータ120
中のY2)が0の場合は、X1=0,X0=0がX1
0,X0=1に、X1=0,X0=1がX1=0、X0
0に、X1=1,X0=0がX1=1,X1=1に、X1
=1,X0=1がX1=1,X0=0にそれぞれ変換
され、つまり第6図中のY2=0における各列を
指定するアドレスデータ301と一致する。入力
アドレスデータ428中のX2(アドレスデータ1
20中のY2)が1の場合はX1=0,X0=0がX1
=1,X0=0,X1=0,X0=1がX1=1,X0
1に、X1=1,X0=0がX1=0,X0=0に、X1
=1,X0=1がX1=0,X0=1にそれぞれ変換
され、第6図中のY2=0における各列を指定す
るアドレスデータ302と一致する。
従つて第6図に示したメモリのメモリセルを
a0,a1……a31の順にアクセスするには、アドレ
ス発生回路104,105からメモリ110内で
アドレス変換が行われていない場合にメモリセル
a0,a1……a31を順次アクセスすると時と同一の
アドレスを発生すればよい。この合における各部
のアドレスデータを第10図に示す。
先に述べたように被試験メモリ110内におけ
るアドレス変換はメモリの製造会社や種類によつ
て異つており、被試験メモリ110に応じて試験
前にアドレス変換記憶回路108,109の内容
を書き替え、かつアドレスビツト選択回路42
6,427における選択ビツトの指定を変更す
る。なお、上述においては2組のアドレスデータ
で被試験メモリ110をアクセスする場合を例と
したが、3組以上のアドレスデータで被試験メモ
リ110をアクセスする場合もこの発明を適用で
きる。
「発明の効果」 以上述べたようにこの発明によればその複数組
のアドレスデータのうち1組のアドレスデータの
メモリ内でのアドレス変換が他の組のアドレスデ
ータに応じて変化するような複雑なアドレス変換
が行われているようなメモリに対しても、その複
数組のアドレスデータを、これらすべてのアドレ
スデータから任意のビツトを選択するアドレスビ
ツト選択回路を用いて新たなアドレスデータを作
つてアドレス変換記憶回路へ供給することにより
行うことができる。
【図面の簡単な説明】
第1図は従来の試験パターン発生器の一例を示
すブロツク図、第2図はメモリ内でアドレス変換
されているメモリ内のアドレスとメモリセルとの
関係を示す図、第3図はメモリ内でアドレス変換
されていないメモリのメモリセルと外部アドレス
との関係を示す図、第4図は第3図に示したメモ
リのメモリセルと外部アドレスとの関係を示す
図、第5図は第2図に示したメモリに対するアド
レス変換記憶回路108,109の記憶例を示す
図、第6図は内部で二組のアドレスデータに関連
してアドレス変換をしたメモリのメモリセルとア
ドレスとの関係を示す図、第7図はこの発明によ
る試験パターン発生器の一例の要部を示すブロツ
ツク図、第8図はアドレスビツト選択回路42
6,427における選択例を示す図、第9図は第
6図に示したメモリに対するアドレス変換記憶回
路108,109の記憶例を示す図、第10図は
第6図に示したメモリの各メモリセルと各部のア
ドレスデータとの関係を示す図である。 101:インストラクシヨンメモリ、104,
106:アドレス発生回路、108,109:ア
ドレス変換記憶回路、110:被試験メモリ、4
26,427:アドレスビツト選択回路。

Claims (1)

    【特許請求の範囲】
  1. 1 発生すべき試験パターンを記述したマイクロ
    プログラムを格納するインストラクシヨンメモリ
    と、そのインストラクシヨンメモリから読出され
    た命令を解読実行してn組(nは2以上の整数)
    のアドレスデータを発生するn個のアドレス発生
    回路と、これらアドレス発生回路からのアドレス
    データをそのビツトごとに選択してn組の新たな
    アドレスデータを作るn個のアドレスビツト選択
    回路と、これらアドレスビツト選択回路からのn
    個の新たなアドレスデータによりそれぞれ読出さ
    れ、その読出されたデータを被試験メモリにアド
    レスデータとして出力するn個のアドレス変換記
    憶回路とを具備する試験パターン発生器。
JP59102997A 1984-05-21 1984-05-21 試験パタ−ン発生器 Granted JPS60246100A (ja)

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* Cited by examiner, † Cited by third party
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JP2010176768A (ja) * 2009-01-30 2010-08-12 Yokogawa Electric Corp メモリテスト装置

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JP2520234B2 (ja) * 1986-05-10 1996-07-31 工業技術院長 メモリ試験装置
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JP2001338497A (ja) 2000-05-24 2001-12-07 Fujitsu Ltd メモリ試験方法

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