JPS60246100A - 試験パタ−ン発生器 - Google Patents
試験パタ−ン発生器Info
- Publication number
- JPS60246100A JPS60246100A JP59102997A JP10299784A JPS60246100A JP S60246100 A JPS60246100 A JP S60246100A JP 59102997 A JP59102997 A JP 59102997A JP 10299784 A JP10299784 A JP 10299784A JP S60246100 A JPS60246100 A JP S60246100A
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- JP
- Japan
- Prior art keywords
- address
- memory
- data
- circuits
- address data
- Prior art date
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- Granted
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体メモリを試験する際に、被試験メモリ
に供給するアドレスデータ、書込みデータ、読み書き制
御データや被試験メモリの出力の判定に使用される期待
値データを発生する試験パターン発生器に関し、特にア
ドレスデータの発生部分に係わる。
に供給するアドレスデータ、書込みデータ、読み書き制
御データや被試験メモリの出力の判定に使用される期待
値データを発生する試験パターン発生器に関し、特にア
ドレスデータの発生部分に係わる。
「従来技術」
第１図に従来のこの種の試験パターン発生器を示す。イ
ンストラクションメモリ１０１に発生すべき試験パター
ンを記述したマイクロプログラムが格納されておシ、一
般に試験に先立ち、試験内容に応じて対応するマイクロ
プログラムを外部のファイルからこのインストラクショ
ンメモリ１０１に格納する。
ンストラクションメモリ１０１に発生すべき試験パター
ンを記述したマイクロプログラムが格納されておシ、一
般に試験に先立ち、試験内容に応じて対応するマイクロ
プログラムを外部のファイルからこのインストラクショ
ンメモリ１０１に格納する。
インストラクションメモリ１０１はプログラムカウンタ
１０２の内容によシ番地指定されて読出され、その読出
されたデー夕中のプログラム制御命令１１２はプログラ
ム制御部１０３に、アドレス発生命令１１３゜１１４は
それぞれアドレス発生回路１０４ 、１０５に、データ
発生命令１１５はデータ発生回路１０６に、制両信号発
生命令１１６は制御信号発生回路１０７にそれぞれ供給
される。プログラム制御部１０３は入力されたイ°ログ
ラム制御祭令１１２を解読し、アドレス発生回路１０４
，１０５、データ発生回路１０６及び制御信号発生回路
１０７から発生したデータ１１７の条件によ多制御信号
１１８でプログラムカウンタ１０２を歩進やジャンプな
どの制御を行う。アドレス発生回路１０４ 、１０５で
はアドレス発生命令１１３ 、１１４をそれぞれ解読実
行して、アドレスデータ１１９゜１２０を発生する。同
様にデータ発生回路１０６はデータ発生命令１１５を解
読実行することによシデータ１２１を発生する。このデ
ータ１２１は被試験メモＩＪＩＩＯに対する書込み時は
書込みデータとして門試験メモリ１１０へ供給され、読
出し時には、論理比較回路１１１へ期待値データとして
供給され、被試験メモリ１１０からの読出しデータ１２
５と論理比較される。制御信号発生回路１０７は制御信
号発生命令１１６を解読実行して、被試験メモリ１１０
に対し書込み制御信号１選択信号などの制御信号を発生
する。
１０２の内容によシ番地指定されて読出され、その読出
されたデー夕中のプログラム制御命令１１２はプログラ
ム制御部１０３に、アドレス発生命令１１３゜１１４は
それぞれアドレス発生回路１０４ 、１０５に、データ
発生命令１１５はデータ発生回路１０６に、制両信号発
生命令１１６は制御信号発生回路１０７にそれぞれ供給
される。プログラム制御部１０３は入力されたイ°ログ
ラム制御祭令１１２を解読し、アドレス発生回路１０４
，１０５、データ発生回路１０６及び制御信号発生回路
１０７から発生したデータ１１７の条件によ多制御信号
１１８でプログラムカウンタ１０２を歩進やジャンプな
どの制御を行う。アドレス発生回路１０４ 、１０５で
はアドレス発生命令１１３ 、１１４をそれぞれ解読実
行して、アドレスデータ１１９゜１２０を発生する。同
様にデータ発生回路１０６はデータ発生命令１１５を解
読実行することによシデータ１２１を発生する。このデ
ータ１２１は被試験メモＩＪＩＩＯに対する書込み時は
書込みデータとして門試験メモリ１１０へ供給され、読
出し時には、論理比較回路１１１へ期待値データとして
供給され、被試験メモリ１１０からの読出しデータ１２
５と論理比較される。制御信号発生回路１０７は制御信
号発生命令１１６を解読実行して、被試験メモリ１１０
に対し書込み制御信号１選択信号などの制御信号を発生
する。
アドレスデータ１１９ 、１２０はそれぞれアドレス変
換記憶回路１０８ 、１０９へ読出しアドレスとして供
給され、これらアドレスデータ１０８ 、１０９によシ
番地指定されてこれらアドレス変換記憶回路１０８ 、
１０９が読出され、これら読出された出力はアドレスデ
ータ１２３ 、１２４として被試験メモリ１１０に対し
、アドレス指定のために供給される。外部端子に与えら
れるアドレスが一般に示しているメモリセルと、異なる
メモリセルが指定されることがある。このずれを前記ア
ドレス変換記憶回路１０８ 、１０９で変換する。
換記憶回路１０８ 、１０９へ読出しアドレスとして供
給され、これらアドレスデータ１０８ 、１０９によシ
番地指定されてこれらアドレス変換記憶回路１０８ 、
１０９が読出され、これら読出された出力はアドレスデ
ータ１２３ 、１２４として被試験メモリ１１０に対し
、アドレス指定のために供給される。外部端子に与えら
れるアドレスが一般に示しているメモリセルと、異なる
メモリセルが指定されることがある。このずれを前記ア
ドレス変換記憶回路１０８ 、１０９で変換する。
例えば第２図に示すように被試験メモリ１１０は４×４
個のメモリセルからなり、そのメモリセルａＱ 、 ａ
ｌ・・・・ａｌ６を指定する場合、一般にはＸアドレス
Ｘｏ 、 ＸＩ ＸＹＸアドレスｏ 、 Ｙ＋をそれぞ
れ２進数の第１桁目、第２桁目、第３桁目、第４桁目と
し、メモリセルａｋ（ｋ＝ｏ ｌ １１ ・−・・・・
＋ １５ ）の添字ｒｋＪを２進数表示し、この２進数
にと一致する２進数を、アドレスＹ＋ 、 Ｙｏ 、
ＸＩ 、 Ｘｏとして与えると、メモリセルａｋが指定
される。このような関係で例えばメモリセルａｏ””’
ａ１５を順次指定するには第３図に示すようにアドレス
Ｙｒ 、 Ｙｏ 、 ＸＩ、 Ｘｏを変化させることに
なる。
個のメモリセルからなり、そのメモリセルａＱ 、 ａ
ｌ・・・・ａｌ６を指定する場合、一般にはＸアドレス
Ｘｏ 、 ＸＩ ＸＹＸアドレスｏ 、 Ｙ＋をそれぞ
れ２進数の第１桁目、第２桁目、第３桁目、第４桁目と
し、メモリセルａｋ（ｋ＝ｏ ｌ １１ ・−・・・・
＋ １５ ）の添字ｒｋＪを２進数表示し、この２進数
にと一致する２進数を、アドレスＹ＋ 、 Ｙｏ 、
ＸＩ 、 Ｘｏとして与えると、メモリセルａｋが指定
される。このような関係で例えばメモリセルａｏ””’
ａ１５を順次指定するには第３図に示すようにアドレス
Ｙｒ 、 Ｙｏ 、 ＸＩ、 Ｘｏを変化させることに
なる。
しかし例えば第２図に示すように外部端子２０３のＸア
ドレスを解読する列アドレスデコーダ２０２は第１列目
（メモリセルａＯ＋ ａ４ ｒ ａｌ ＋ ａｌ□の列
）の指定をＸｏ ＝１ 、 Ｘｒ ＝ ０の時行い（第
３図の場合はＸｏ ” Ｏｒ Ｘｒ ＝ ０ ） 、第
２列目の指定をＸｏ＝０．Ｘ１＝０の時行い、第３列目
の指定をＸｏ ＝ １ ＋ Ｘｔ ＝ １の時行い、第
４列目の指定をＸｏ＝０．ＸＩ＝１の時行うように構成
されることがある。つまシこの例では１列目と２列目と
のＸアドレスが変換され、３列目と４列目とが同様に変
換されている。外部端子２０６のＸアドレスを解読する
行アドレスデコーダ２０５は、通常のデコーダと同様に
Ｙｏ ＝ ０ 、 Ｙｌ＝０で第１行目（ａＯ＋ ａｌ
＋ ａＺ ＋ ａ３ ）を指定し、Ｙｏ＝１１Ｙ１＝
０で第２行目を、Ｙｏ＝０．Ｙ１＝１で第３行目を、Ｙ
ｏ＝１．Ｙ】＝１で第４行目をそれぞれ指定する場合を
示している。
ドレスを解読する列アドレスデコーダ２０２は第１列目
（メモリセルａＯ＋ ａ４ ｒ ａｌ ＋ ａｌ□の列
）の指定をＸｏ ＝１ 、 Ｘｒ ＝ ０の時行い（第
３図の場合はＸｏ ” Ｏｒ Ｘｒ ＝ ０ ） 、第
２列目の指定をＸｏ＝０．Ｘ１＝０の時行い、第３列目
の指定をＸｏ ＝ １ ＋ Ｘｔ ＝ １の時行い、第
４列目の指定をＸｏ＝０．ＸＩ＝１の時行うように構成
されることがある。つまシこの例では１列目と２列目と
のＸアドレスが変換され、３列目と４列目とが同様に変
換されている。外部端子２０６のＸアドレスを解読する
行アドレスデコーダ２０５は、通常のデコーダと同様に
Ｙｏ ＝ ０ 、 Ｙｌ＝０で第１行目（ａＯ＋ ａｌ
＋ ａＺ ＋ ａ３ ）を指定し、Ｙｏ＝１１Ｙ１＝
０で第２行目を、Ｙｏ＝０．Ｙ１＝１で第３行目を、Ｙ
ｏ＝１．Ｙ】＝１で第４行目をそれぞれ指定する場合を
示している。
このようなメモリ１１０に対してメモリセルａｏ。
＆１．・・・・・・、ａ１５を順次指定する場合は、外
部端子２０３゜２０６に与えるＸアドレスＸｏ 、 Ｘ
Ｉ 、 Ｙアドレス指定 ＋Ｙ１は第４図に示すように
与える必要がある。このようなメモリとするのはメモリ
チップの大きさを小さくシ、これに適するように内部配
線を選ぶために行われ、従って前記メモリ内でのアドレ
スの変換はメモリを作る会社により異ったものとなる。
部端子２０３゜２０６に与えるＸアドレスＸｏ 、 Ｘ
Ｉ 、 Ｙアドレス指定 ＋Ｙ１は第４図に示すように
与える必要がある。このようなメモリとするのはメモリ
チップの大きさを小さくシ、これに適するように内部配
線を選ぶために行われ、従って前記メモリ内でのアドレ
スの変換はメモリを作る会社により異ったものとなる。
被試験メモリ１１０に応じて、アドレス変換記憶回路ｉ
ｏｓ 、 １０９の内容を書替えて、外部より与えたア
ドレスが直接示すメモリセルと同一メモリセルがメモリ
内で指定されるようにアドレス変換記憶回路１０８ 、
１０９によりアドレス変換を行う。第２図の例ではアド
レス変換記憶回路１０８の記憶内容を第５図Ａに示すよ
うにする。即ちアドレス変換記憶回路１０８のアドレス
Ｘｏ ；０ 、 Ｘ１’＝ ０にＸｏ ＝１、Ｘ１＝０
が記憶され、Ｘｏ＝１．Ｘ、１＝０にＸｏ ＝ ０ 。
ｏｓ 、 １０９の内容を書替えて、外部より与えたア
ドレスが直接示すメモリセルと同一メモリセルがメモリ
内で指定されるようにアドレス変換記憶回路１０８ 、
１０９によりアドレス変換を行う。第２図の例ではアド
レス変換記憶回路１０８の記憶内容を第５図Ａに示すよ
うにする。即ちアドレス変換記憶回路１０８のアドレス
Ｘｏ ；０ 、 Ｘ１’＝ ０にＸｏ ＝１、Ｘ１＝０
が記憶され、Ｘｏ＝１．Ｘ、１＝０にＸｏ ＝ ０ 。
Ｘ！＝０が記憶される。アドレス変換記憶回路１０９の
記憶内容は第５図Ｂに示すようにされる。
記憶内容は第５図Ｂに示すようにされる。
「発明が解決しようとする問題点」
半導体メモリの大容量化に伴い、メモリ内での列アドレ
スの入れ代えが、行アドレスによシ異なるものがある。
スの入れ代えが、行アドレスによシ異なるものがある。
例えば第６図に示すようにメモリセルａｏ”ａ３１より
なる４×８のメモリにおいてメモリセルａｏ−ａｓｓ、
つまＤＹアト−レス中のＹ２−０の状態では１列目と２
列目とを入れ代え、３列目と４列目とを入れかえ、各列
を指定するアドレスデータは３０１として示すように１
列目はＸｏ ＝ １ ＋ ＸＩ ＝０．２夕１ｊ目はＸ
０＝０．Ｘ＋＝０．３夕１１目はＸｏ＝１゜Ｘｌ−１，
４夕ｌ目はＸｏ ”＝ Ｏ、ＸＩ ＝ １とし、メモリ
セルａ１６〜ａ３１ ％つまりＸ２＝１では各列を指示
するアドレスデータは３０２として示すように１列目を
Ｘ。
なる４×８のメモリにおいてメモリセルａｏ−ａｓｓ、
つまＤＹアト−レス中のＹ２−０の状態では１列目と２
列目とを入れ代え、３列目と４列目とを入れかえ、各列
を指定するアドレスデータは３０１として示すように１
列目はＸｏ ＝ １ ＋ ＸＩ ＝０．２夕１ｊ目はＸ
０＝０．Ｘ＋＝０．３夕１１目はＸｏ＝１゜Ｘｌ−１，
４夕ｌ目はＸｏ ”＝ Ｏ、ＸＩ ＝ １とし、メモリ
セルａ１６〜ａ３１ ％つまりＸ２＝１では各列を指示
するアドレスデータは３０２として示すように１列目を
Ｘ。
＝ ０ 、 Ｘｌ＝ １．２タリ目をＸ０＝１．Ｘ＋＝
１．３タリ目をＸｏ −０、ＸＩ ＝ ０．４夕１ｊ目
をＸｏ ＝ １ 、 Ｘｔ ＝ ０としている。このよ
うに複雑にアドレスが変換されている場合は従来のパタ
ーン発生器ではメモリセルａ（１”ａ３１を順番にアク
セスすることはできなかった。
１．３タリ目をＸｏ −０、ＸＩ ＝ ０．４夕１ｊ目
をＸｏ ＝ １ 、 Ｘｔ ＝ ０としている。このよ
うに複雑にアドレスが変換されている場合は従来のパタ
ーン発生器ではメモリセルａ（１”ａ３１を順番にアク
セスすることはできなかった。
この発明の目的は行アドレスによシ列アドレスの置換の
状態が異なるよう々複雑にアドレス置換されたメモリに
対しても所望の順にメモリセルをアクセスすることを可
能とする試験パターン発生器を提供することにある。
状態が異なるよう々複雑にアドレス置換されたメモリに
対しても所望の順にメモリセルをアクセスすることを可
能とする試験パターン発生器を提供することにある。
「発明の構成」
この発明によれば、ｎ個（ｎは２以上の整数）のアドレ
ス発生回路から発生されたｎ個のアドレスデータはその
ビットごとにｎ個のアドレスビット選択回路により、こ
れら間において自由に選択されてｎ個の新たなアドレス
データとされ、これらｎ個の新たなアドレスデータによ
りｎ個のアドレス変換記憶回路が読出されてその読出さ
れたアドレスデータが被試験メモリへ供給される。
ス発生回路から発生されたｎ個のアドレスデータはその
ビットごとにｎ個のアドレスビット選択回路により、こ
れら間において自由に選択されてｎ個の新たなアドレス
データとされ、これらｎ個の新たなアドレスデータによ
りｎ個のアドレス変換記憶回路が読出されてその読出さ
れたアドレスデータが被試験メモリへ供給される。
「実施例」
第７図はこの発明による試験パターン発生器の一例の要
部を示し、第１図と対応する部分に同一符号を付けであ
る。この例ではアドレスビット選択回路４２６ 、４２
７が設けられる。これら両アドレスビット選択回路４２
６ 、４２７に、アドレス発生回路１０４ 、１０５か
らの各アドレスデータ１１９ 、１２０の両者がそれぞ
れ入力される。アドレスビット選択回路４２６ 、４２
７の何れにおいてもその入力されたアドレスデータ１１
９ 、１２０中から任意のビットを選択することができ
、その選択によシアドレスビット選択回路４２６ 、４
２７からそれぞれ新たなアドレスデータ４２８ 、４２
９が作られ、これらがそれぞれアドレス変換記憶回路１
０８ 、１０９へ供給される。
部を示し、第１図と対応する部分に同一符号を付けであ
る。この例ではアドレスビット選択回路４２６ 、４２
７が設けられる。これら両アドレスビット選択回路４２
６ 、４２７に、アドレス発生回路１０４ 、１０５か
らの各アドレスデータ１１９ 、１２０の両者がそれぞ
れ入力される。アドレスビット選択回路４２６ 、４２
７の何れにおいてもその入力されたアドレスデータ１１
９ 、１２０中から任意のビットを選択することができ
、その選択によシアドレスビット選択回路４２６ 、４
２７からそれぞれ新たなアドレスデータ４２８ 、４２
９が作られ、これらがそれぞれアドレス変換記憶回路１
０８ 、１０９へ供給される。
例えばアドレスビット選択回路４２６において、第８図
に示すようにアドレスデータ１１９中のＸｏ 。
に示すようにアドレスデータ１１９中のＸｏ 。
ＸＩとアドレスデータ１２０中のＹ２とをそれぞれ選択
してそれぞれ新たなアドレスデータ４２８のＸｏ、ＸＩ
。
してそれぞれ新たなアドレスデータ４２８のＸｏ、ＸＩ
。
Ｘｌとする。またアドレスビット選択回路４２７ではア
ドレスデータ１２０中のＹｏ 、 Ｙ＋ 、 Ｙ２をそ
れぞれ選択して新たなアドレスデータ４２９のＹｏ 、
Ｙ＋ 、 Ｙ２とする。
ドレスデータ１２０中のＹｏ 、 Ｙ＋ 、 Ｙ２をそ
れぞれ選択して新たなアドレスデータ４２９のＹｏ 、
Ｙ＋ 、 Ｙ２とする。
新たなアドレスデータ４２８により第９図Ａに示すよう
なアドレス変換記憶回路１０８が読出され、アドレスデ
ータ４２９によシ第９図Ｂに示すようなアドレス変換記
憶回路１０９が読出される。第９図Ａのアドレス変換記
憶回路１０８の記憶内容を見れば理解されるように、そ
の入力アドレスデータ４２８中のＸｌ（アドレスデータ
１２０中のＹ２ ）がＯの場合は、Ｘｌ” ０ ＋ Ｘ
ｏ ＝０がＸＩ＝０．Ｘｏ＝１に、Ｘ１＝０．Ｘ０＝１
がＸＩ＝Ｏ，Ｘ０＝０に、Ｘｒ ＝１ ！ Ｘ。
なアドレス変換記憶回路１０８が読出され、アドレスデ
ータ４２９によシ第９図Ｂに示すようなアドレス変換記
憶回路１０９が読出される。第９図Ａのアドレス変換記
憶回路１０８の記憶内容を見れば理解されるように、そ
の入力アドレスデータ４２８中のＸｌ（アドレスデータ
１２０中のＹ２ ）がＯの場合は、Ｘｌ” ０ ＋ Ｘ
ｏ ＝０がＸＩ＝０．Ｘｏ＝１に、Ｘ１＝０．Ｘ０＝１
がＸＩ＝Ｏ，Ｘ０＝０に、Ｘｒ ＝１ ！ Ｘ。
＝０がＸ１＝１．Ｘ１＝１に、Ｘ１＝１．Ｘｏ＝１がＸ
１＝ １ 、 Ｘｏ＝Ｏにそれぞれ変換され、つまり第
６図中のＸ２＝０における各列を指定するアドレスデー
タ３０１と一致する。入力アドレスデータ４２８中のＸ
ｌ （アドレスデータ１２０中のＹ２）が１の場合はＸ
Ｉ＝ Ｏ、Ｘｏ＝ＯがＸｓ＝ １ 、 Ｘｏ＝Ｏ、Ｘ＋
＝０ ＋ Ｘｏ＝ １がＸＩ＝ １ 、 Ｘｏ ＝ １
に、ＸＩ ＝ １ 、 Ｘ６＝ ０がＸＩ＝０゜ん＝０
に、ＸＩ ＝ １ 、 Ｘｏ ＝ １がＸＩ ＝ ０
、 Ｘｏ ＝ １にそれぞれ変換され、第６図中のＹ２
−０における各列を指定するアドレスデータ３０２と一
致する。
１＝ １ 、 Ｘｏ＝Ｏにそれぞれ変換され、つまり第
６図中のＸ２＝０における各列を指定するアドレスデー
タ３０１と一致する。入力アドレスデータ４２８中のＸ
ｌ （アドレスデータ１２０中のＹ２）が１の場合はＸ
Ｉ＝ Ｏ、Ｘｏ＝ＯがＸｓ＝ １ 、 Ｘｏ＝Ｏ、Ｘ＋
＝０ ＋ Ｘｏ＝ １がＸＩ＝ １ 、 Ｘｏ ＝ １
に、ＸＩ ＝ １ 、 Ｘ６＝ ０がＸＩ＝０゜ん＝０
に、ＸＩ ＝ １ 、 Ｘｏ ＝ １がＸＩ ＝ ０
、 Ｘｏ ＝ １にそれぞれ変換され、第６図中のＹ２
−０における各列を指定するアドレスデータ３０２と一
致する。
従って第６図に示したメモリのメモリセルをａＯｒａｌ
・・・・・・ａ３＋の順にアクセスするには、アドレス
発生回路１０４ 、１０５からメモリ１１０内でアドレ
ス変換が行われていない場合にメモリセルａｏ、ａＩ・
・・・・・ａ３１を１順次アクセスする時と同一のアド
レスを発生すればよい。この場合における各部のアドレ
スデータを第１０図に示す。
・・・・・・ａ３＋の順にアクセスするには、アドレス
発生回路１０４ 、１０５からメモリ１１０内でアドレ
ス変換が行われていない場合にメモリセルａｏ、ａＩ・
・・・・・ａ３１を１順次アクセスする時と同一のアド
レスを発生すればよい。この場合における各部のアドレ
スデータを第１０図に示す。
先に述べたように被試験メモリ１１０内におけるアドレ
ス変換はメモリの製造会社や種類によって異っており、
被試験メモリ１１０に応じて試験前にアドレス変換記憶
回路１０８ 、１０９の内容を書き替え、かつアドレス
ビット選択回路４２６ 、４２７における選択ビットの
指定を変更する。なお、上述においては２組のアドレス
データで被試験メモリ１１０をアクセスする場合を例と
したが、３組以上のアドレスデータで被試験メモリ１１
０をアクセスする場合もこの発明を適用できる〇 「発明の効果」 以上述べたようにこの発明によればその複数組のアドレ
スデータのうち１組のアドレスデータのメモリ内でのア
ドレス変換が他の組のアドレスデータに応じて変化する
ような複雑なアドレス変換が行われているようなメモリ
に対しても、その複数組のアドレスデータを、これらす
べてのアドレスデータから任意のビットを選択するアド
レスビット選択回路を用いて新たなアドレスデータを作
ってアドレス変換記憶回路へ供給することによシ行うこ
とができる。
ス変換はメモリの製造会社や種類によって異っており、
被試験メモリ１１０に応じて試験前にアドレス変換記憶
回路１０８ 、１０９の内容を書き替え、かつアドレス
ビット選択回路４２６ 、４２７における選択ビットの
指定を変更する。なお、上述においては２組のアドレス
データで被試験メモリ１１０をアクセスする場合を例と
したが、３組以上のアドレスデータで被試験メモリ１１
０をアクセスする場合もこの発明を適用できる〇 「発明の効果」 以上述べたようにこの発明によればその複数組のアドレ
スデータのうち１組のアドレスデータのメモリ内でのア
ドレス変換が他の組のアドレスデータに応じて変化する
ような複雑なアドレス変換が行われているようなメモリ
に対しても、その複数組のアドレスデータを、これらす
べてのアドレスデータから任意のビットを選択するアド
レスビット選択回路を用いて新たなアドレスデータを作
ってアドレス変換記憶回路へ供給することによシ行うこ
とができる。
第１図は従来の試験パターン発生器の一例を示すブロッ
ク図、第２図はメモリ内でアドレス変換されているメモ
リ内のアドレスとメモリセルとの関係を示す図、第３図
はメモリ内でアドレス変換されていないメモリのメモリ
セルと外部アドレスとの関係を示す図、第４図は第３図
に示したメモリのメモリセルと外部アドレスとの関係を
示す図、第５図は第２図に示したメモリに対するアドレ
ス変換記憶回路ｉｏｓ 、 １０９の記憶例を示す図、
第６図は内部で二組のアドレスデータに関連してアドレ
ス変換をしたメモリのメモリセルとアドレスとの関係を
示す図、第７図はこの発明による試験パターン発生器の
一例の要部を示すブロック図、第８図はアドレスビット
選択回路４２６ 、４２７における選択例を示す図、第
９図は第６図に示したメモリに対するアドレス変換記憶
回路１０８ 、１０９の記憶例を示す図、第１０図は第
６図に示したメモリの各メモリセルと各部のアドレスデ
ータとの関係を示す図である。 １０１：インストラクションメモリ、１０４ 、１０６
＝アドレス発生回路、１０８ 、１０９ ニアドレス変
換記憶回路、１１０ ：被試験メモリ、４２６ 、４２
７＝アドレスピット選択回路。 特許出願人 タケダ理研工業株式会社 代理人 草 野 卓 オ １１ｉｉ２１ １１ オ ２回 第３［ｉｉ２］ 第４図 Ｙ＋ Ｙｏ Ｘ＋ Ｘｏ ’？ Ｙｏ Ｘ＋ Ｘ。 Ｏ３００１１０ｓ ００１０ ０４ ０１００ ０４ ０ １０１ ０５ ０４０４ ０５ ０１００ ０６ ０１１０ ０６ ０１．１ １ ０７ ０１１１ ０７ ０１１０ ０１４ ＋ １ ＋ ０ ０１４ ＋ １ １１オ ５
０ 士 ６に オ ７図 ２８ Ｘ２ Ｙ２ １２０ ２９ 第９図 ↓ １２３ 番 ２４ 牙１０図 Ｏｏ ０００００ ０００ Ｑ＋、 ００００１ ０００ ０２ ０００１０ （１００ ０３０００１１０００ ０４００１００００１ ０５００唱 ０４ ００１ ０ｓ ｏｏｌｌｏ ｏｏ １ ０７ ００１１１ ００１ ０ｓ ０１０００ ０１０ ０９ ０ １ ００ １ ０ ＋ ０ （ｈｏ Ｏ１０１００１０ ０ｎ Ｏ１０１＋ ＯＩ ０ ０１２ ０１１００ ０１１ ０＋３ ０１１０１ ０１１ ｏ１４ ０１１１０ ０４４ ０１５０１１目 ０１１ （ｈｓ １００００ １００ （ｈｙ １０００１ １００ ０１ａ １００１０ １００ （ｈ９ １００１１ ４００ ０２０ １０１００ １０１ ０ｚ＋ １０１０１ １０１ ０２２ ｉ ０１ １０ １ ０１ ０２３ １０１１１ １０１ ０２４ １１０００ １１０ ０２５ １１００１ １１０ ０２６ １ １ ０１ ０ １ １ ００２７ １１
０ １ １ １ １ ００２８ １１１００ １１１ ０２９ １ １ １ ０ １ １ １ １０３０ １
１ １ １ ０ １ １ １Ｇ３（１１＋ １ ＋ １
１ １ ４２８ １２３ ０００ ０１ ｏｏ １ ｏ。 ０１０ １１ ０１１ １０ ｏｏｏ ｏ １ ００１ ００ ０１０ １１ ０１１ １０ ０００ ０１ ００１ ００ ０１０ １ｔ ０１１ １０ ０００ ０１ ００１ ００ ０１０ １１ ０１１ Ｔ。 １００ １０ １０１ １１ １１０ ００ １１１ ０１ １００ １０ １０１ １１ １１０ ００ １１１ ０１ １ｏ−０、１０ １０１１１ １１０、００ １１１０１ １００１０ １０１１１ １イ０００ ＩｌＩ Ｏｆ
ク図、第２図はメモリ内でアドレス変換されているメモ
リ内のアドレスとメモリセルとの関係を示す図、第３図
はメモリ内でアドレス変換されていないメモリのメモリ
セルと外部アドレスとの関係を示す図、第４図は第３図
に示したメモリのメモリセルと外部アドレスとの関係を
示す図、第５図は第２図に示したメモリに対するアドレ
ス変換記憶回路ｉｏｓ 、 １０９の記憶例を示す図、
第６図は内部で二組のアドレスデータに関連してアドレ
ス変換をしたメモリのメモリセルとアドレスとの関係を
示す図、第７図はこの発明による試験パターン発生器の
一例の要部を示すブロック図、第８図はアドレスビット
選択回路４２６ 、４２７における選択例を示す図、第
９図は第６図に示したメモリに対するアドレス変換記憶
回路１０８ 、１０９の記憶例を示す図、第１０図は第
６図に示したメモリの各メモリセルと各部のアドレスデ
ータとの関係を示す図である。 １０１：インストラクションメモリ、１０４ 、１０６
＝アドレス発生回路、１０８ 、１０９ ニアドレス変
換記憶回路、１１０ ：被試験メモリ、４２６ 、４２
７＝アドレスピット選択回路。 特許出願人 タケダ理研工業株式会社 代理人 草 野 卓 オ １１ｉｉ２１ １１ オ ２回 第３［ｉｉ２］ 第４図 Ｙ＋ Ｙｏ Ｘ＋ Ｘｏ ’？ Ｙｏ Ｘ＋ Ｘ。 Ｏ３００１１０ｓ ００１０ ０４ ０１００ ０４ ０ １０１ ０５ ０４０４ ０５ ０１００ ０６ ０１１０ ０６ ０１．１ １ ０７ ０１１１ ０７ ０１１０ ０１４ ＋ １ ＋ ０ ０１４ ＋ １ １１オ ５
０ 士 ６に オ ７図 ２８ Ｘ２ Ｙ２ １２０ ２９ 第９図 ↓ １２３ 番 ２４ 牙１０図 Ｏｏ ０００００ ０００ Ｑ＋、 ００００１ ０００ ０２ ０００１０ （１００ ０３０００１１０００ ０４００１００００１ ０５００唱 ０４ ００１ ０ｓ ｏｏｌｌｏ ｏｏ １ ０７ ００１１１ ００１ ０ｓ ０１０００ ０１０ ０９ ０ １ ００ １ ０ ＋ ０ （ｈｏ Ｏ１０１００１０ ０ｎ Ｏ１０１＋ ＯＩ ０ ０１２ ０１１００ ０１１ ０＋３ ０１１０１ ０１１ ｏ１４ ０１１１０ ０４４ ０１５０１１目 ０１１ （ｈｓ １００００ １００ （ｈｙ １０００１ １００ ０１ａ １００１０ １００ （ｈ９ １００１１ ４００ ０２０ １０１００ １０１ ０ｚ＋ １０１０１ １０１ ０２２ ｉ ０１ １０ １ ０１ ０２３ １０１１１ １０１ ０２４ １１０００ １１０ ０２５ １１００１ １１０ ０２６ １ １ ０１ ０ １ １ ００２７ １１
０ １ １ １ １ ００２８ １１１００ １１１ ０２９ １ １ １ ０ １ １ １ １０３０ １
１ １ １ ０ １ １ １Ｇ３（１１＋ １ ＋ １
１ １ ４２８ １２３ ０００ ０１ ｏｏ １ ｏ。 ０１０ １１ ０１１ １０ ｏｏｏ ｏ １ ００１ ００ ０１０ １１ ０１１ １０ ０００ ０１ ００１ ００ ０１０ １ｔ ０１１ １０ ０００ ０１ ００１ ００ ０１０ １１ ０１１ Ｔ。 １００ １０ １０１ １１ １１０ ００ １１１ ０１ １００ １０ １０１ １１ １１０ ００ １１１ ０１ １ｏ−０、１０ １０１１１ １１０、００ １１１０１ １００１０ １０１１１ １イ０００ ＩｌＩ Ｏｆ
Claims (1)
- （１）発生すべき試験パターンを記述したマイクロプロ
グラムを格納するインストラクションメモリと、そのイ
ンストラクションメモリから読出された命令を解読実行
してｎ組（ｎは２以上の整数）のアドレスデータを発生
するｎ個のアドレス発生回路と、これらアドレス発生回
路からのアドレスデータをそのピットごとに選択してｎ
組の新たなアドレスデータを作るｎ個のアドレスビット
選択回路と、これらアドレスビット選択回路からのｎ個
の新たなアドレスデータによりそれぞれ読出され、その
読出されたデータを被試験メモリにアドレスデータとし
て出力するｎ個のアドレス変換記憶回路とを具備する試
験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102997A JPS60246100A (ja) | 1984-05-21 | 1984-05-21 | 試験パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102997A JPS60246100A (ja) | 1984-05-21 | 1984-05-21 | 試験パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246100A true JPS60246100A (ja) | 1985-12-05 |
| JPH0259560B2 JPH0259560B2 (ja) | 1990-12-12 |
Family
ID=14342323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102997A Granted JPS60246100A (ja) | 1984-05-21 | 1984-05-21 | 試験パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246100A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263475A (ja) * | 1986-05-10 | 1987-11-16 | Agency Of Ind Science & Technol | メモリ試験装置 |
| JPS63166100A (ja) * | 1986-12-26 | 1988-07-09 | Hitachi Electronics Eng Co Ltd | アドレス変換方式 |
| US6721915B2 (en) | 2000-05-24 | 2004-04-13 | Fujitsu Limited | Memory testing method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5126090B2 (ja) * | 2009-01-30 | 2013-01-23 | 横河電機株式会社 | メモリテスト装置 |
-
1984
- 1984-05-21 JP JP59102997A patent/JPS60246100A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263475A (ja) * | 1986-05-10 | 1987-11-16 | Agency Of Ind Science & Technol | メモリ試験装置 |
| JP2520234B2 (ja) * | 1986-05-10 | 1996-07-31 | 工業技術院長 | メモリ試験装置 |
| JPS63166100A (ja) * | 1986-12-26 | 1988-07-09 | Hitachi Electronics Eng Co Ltd | アドレス変換方式 |
| US6721915B2 (en) | 2000-05-24 | 2004-04-13 | Fujitsu Limited | Memory testing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259560B2 (ja) | 1990-12-12 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |