KR19990088620A - 비-어드레스가능셀없이어드레스공간의일부를데이타기억장치에할당하기위한어드레스공간관리자,어드레스공간관리자가내장된반도체메모리및메모리시스템 - Google Patents

비-어드레스가능셀없이어드레스공간의일부를데이타기억장치에할당하기위한어드레스공간관리자,어드레스공간관리자가내장된반도체메모리및메모리시스템 Download PDF

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KR19990088620A
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기무라다께미
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

어드레스 공간 관리자(31c/31d)는 어드레스 공간의 일부를 형성하는 어드레스 서브-공간을, 데이타 정보의 m(6M)개 (여기서 m는 2의 (n-1)승 이상 2의 n승 이하임)를 기억하는 메모리 유닛(31a/31b)중 적어도 하나(31b)에 할당하되, 상기 어드레스 공간 관리자(31c/31d)는, 어드레스들이 비-어드레스가능 메모리 셀없이 메모리 유닛(31a/31b)의 메모리 셀들에 각각 할당되도록, 외부 어드레스 비트들(A22/A22)을 내부 어드레스 비트들(A21'/A22')로 변환한다.

Description

비-어드레스가능 셀없이 어드레스 공간의 일부를 데이타 기억장치에 할당하기 위한 어드레스 공간 관리자, 어드레스 공간 관리자가 내장된 반도체 메모리 및 메모리 시스템{ADDRESS SPACE MANAGER FOR ASSIGNING PART OF ADDRESS SPACE TO DATA STORAGE WITHOUT NON-ADDRESABLE CELL, SEMICONDUCTOR MEMORY DEVICE WITH BUILT-IN ADDRESS SPACE MANAGER AND MEMORY SYSTEM}
본 발명은 어드레스 공간 관리 기술에 관한 것으로, 특히 어드레스 공간의 일부를 반도체 메모리 장치와 같은 데이타 기억장치에 할당하기 위한 어드레스 공간 관리자, 내장 어드레스 공간 관리자를 갖는 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
종래 기술의 반도체 메모리 장치가 일본국 미심사 공개소62-52794호에 기재되어 있다. 종래 기술의 반도체 메모리 장치는 판독 전용 메모리 장치로 개시되어 있고, 종래 기술의 반도체 판독 전용 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이용 어드레스 디코더를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 복수의 메모리 셀은 어드레스 공간을 형성한다. 입력 어드레스 신호는 메모리 셀 어레이의 어드레스 공간보다 더 큰 어드레스 공간을 표시하며, 어드레스 디코더에 제공된다. 프로그래밍 수단은 종래 기술의 반도체 판독 전용 메모리 장치내에 포함되며, 어드레스 디코드된 신호의 조합을 다른 어드레스 디코드된 신호의 조합으로 변환한다. 사용자는 변환을 프로그램할 수 있으며, 입력 어드레스 신호로 표시된 어드레스 공간의 일부를 메모리 셀 어레이로 자유롭게 할당할 수 있다.
도 1은 종래 기술의 메모리 시스템(1)의 배치를 도시한다. 마이크로프로세서(2)는 종래 기술의 메모리 시스템(1)에 첨부된다. 종래 기술의 메모리 시스템(1)은 반도체 메모리 장치(1a/1b/1c/1d) 및 어드레스 디코더(1e)를 포함하며, 반도체 메모리 장치(1a-1d) 각각은 2 데이타 바이트(M0/M1)를 기억하기 위한 메모리 셀 어레이(1f/1g/1h/1j)를 갖는 것으로 간주된다. 마이크로프로세서(2)는 어드레스 신호(A0)와 어드레스 신호(A1/A2)를 반도체 메모리 장치(1a/1b/1c/1d)의 어드레스 입력 포트(1k/1m/1n/1o) 및 어드레스 디코더(1e)에 각각 공급한다. 어드레스 신호(A0)는 2 유형의 M0/M1 중 하나를 기억하기 위한 메모리 셀에 할당된 어드레스를 표시한다. 반면에, 어드레스 신호(A1/A2)는 반도체 메모리 장치(1a-1d) 중 하나를 표시한다.
어드레스 디코더(1e)는 인버터(IV1/IV2) 및 NAND 게이트(ND1/ND2/ND3/ND4)를 포함한다. 인버터(IV1/IV2)는 각각 어드레스 신호(A1/A2)로부터 인버트된 어드레스 신호(AB1/AB2)를 생성하며, 어드레스 신호(A1/A2)와 인버트된 어드레스 신호(AB1/AB2)는 4개의 조합을 형성한다. 어드레스 신호(A1/A2)와 인버트된 어드레스 신호(AB1/AB2)의 4개의 조합은 각각 NAND 게이트(ND1-ND4)에 공급되며, NAND 게이트(ND1-ND4)는 4개의 조합으로부터 디코드된 신호(DE1/DE2/DE3/DE4)를 생성한다. 4개의 조합 중 하나만이 둘다 로직 "1" 레벨인 2개의 입력을 가지며, 연관된 NAND 게이트는 디코드된 신호를 능동 로 레벨로 변환시킨다.
NAND 게이트(ND1-ND4)는 각각 반도체 메모리 장치(1a-1d)의 칩 선택/출력 인에이블 포트(OE1/OE2/OE3/OE4)에 각각 접속된다. 능동 로 레벨의 디코드된 신호는 반도체 메모리 장치(1a-1d) 중 관련된 하나를 어드레스 신호(A0)에 응답하도록 하며, M0/M1 유형이 반도체 메모리 장치의 데이타 포트(OUT1/OUT2/OUT3/OUT4)로부터 마이크로프로세서(2)로 판독된다. 반도체 메모리 장치가 기록-인에이블 핀과 같은 다른 제어 신호 핀을 가지지만, 도 1에 도시된 반도체 메모리 장치(1a-1d)에서는 생략된다.
도 2는 어드레스 신호(A0/A1/A2)와 억세스될 데이타 바이트(M0/M1) 사이의 관계를 도시한다. 어드레스 신호 A2=0 및 A1=0은 어드레스 디코더(1e)가 반도체 메모리 장치(1a)를 활성화시키도록 하고, 반도체 메모리 장치(1a)는 유형 M0/M1을 어드레스 신호(A0)의 논리 레벨에 따라 억세스되도록 한다. 어드레스 신호(A2/A1)가 각각 로 레벨 및 하이 레벨인 경우, 반도체 메모리 장치(1b)는 어드레스 신호(A0)에 응답하게 되고, 데이타 바이트(M0/M1)은 어드레스 신호(A0)의 로직 레벨에 따라 반도체 메모리 장치(1b)로부터 선택적으로 판독된다. 어드레스 신호(A2/A1)이 각각 하이 레벨 및 로 레벨인 경우, 어드레스 디코더(1e)는 반도체 메모리 장치(1c)를 활성화하고, 데이타 바이트(M0/M1)는 어드레스 신호(A0)의 로직 레벨에 따라 선택적으로 억세스된다. 마지막으로, 어드레스 신호(A2/A1) 모두가 하이 레벨인 경우, 어드레스 디코더(1e)는 어드레스 신호(A0)의 로직 레벨에 따라 반도체 메모리 장치(1d)로부터 선택적으로 판독된다.
일본국 공개소 62-52794호에 개시된 종래 기술의 반도체 판독 전용 장치는 어드레스 디코더(1e)에 대응하는 내장 어드레스 디코더를 갖는 각각의 반도체 메모리 장치(1a/1b/1c/1d)에 등가이다.
반도체 메모리 장치의 데이타 기억 용량은 과거 10년 동안 현저하게 증가되었고, 따라서 어드레스 공간은 확장되었다. 반도체 메모리 장치는 다양한 종류의 전기/전자 시스템에서 이용되며, 필요한 데이타 기억 용량은 이들 종류의 전기/전자 시스템 사이에서 상이하다. 제조자는 종래 기술의 반도체 메모리 장치의 데이타 기억 용량을 2의 n승만큼 증가시켰다. 예를 들면, 제조자는 반도체 메모리 장치의 데이타 기억 용량을 32kbyte 및 64kbyte에서 128kbyte까지 증가시켰다. 2의 n승으로서 표시되는 데이타 기억 용량은 보통 일반 목적 데이타 기억장치에 적합하다. 프로그램된 명령 코드 셋은 종래 기술의 반도체 판독 전용 메모리 장치에 기억되며, 프로그램 명령 코드 셋은 항상 2의 n승으로서 표시되는 메모리 공간을 점유하는 것은 아니다. 프로그램된 명령 코드 셋은 48kbyte의 메모리 공간을 점유할 수 있으며, 다른 프로그램된 명령 코드 셋은 96kbyte의 메모리 공간을 점유할 수 있다. 이들 프로그램된 명령 코드 셋은 종종 컴퓨터 게임에 이용된다. 2의 n승으로서 표시되지 않는 데이타 기억 용량은 아래부터 "2의 n승 미만의 데이타 기억 용량"으로서 칭한다. 어드레스 신호가 반도체 메모리 장치의 n 어드레스 핀에 공급되는 경우, 반도체 메모리 장치는 2n로서 표시되는 어드레스 공간을 제공한다. 다른 반도체 메모리 장치가 동일한 환경에서 2n과 2n-1사이의 데이타 기억 용량을 가지는 경우, 반도체 메모리 장치는 "2의 n승 미만의 데이타 기억 용량"으로 칭하는 어드레스 공간을 제공한다.
컴퓨터 설계자는 메모리 공간면에서 다른 반도체 판독 전용 메모리 장치를 이용함에 의해 2의 n승 미만의 데이타 공간을 구성할 수 있다. 아니면, 컴퓨터 설계자는 필요한 메모리 공간보다 더 큰 메모리 공간을 갖는 반도체 판독 전용 메모리 장치를 이용할 수 있다. 예를 들면, 컴퓨터 설계자가 그 프로그램 명령 코드에서 96 kbyte의 메모리 공간을 필요로 하는 경우, 그는 64kbyte의 메모리 공간을 갖는 반도체 판독 전용 메모리 장치와 32kbyte 메모리 공간을 갖는 반도체 판독 전용 메모리 장치를 채용할 것이다. 그렇지 않다면, 그는 128kbyte의 메모리 공간을 갖는 반도체 판독 전용 메모리 장치를 이용할 것이다. 그러나, 프로그램된 명령 코드를 위한 메모리 시스템 모두는 비경제적이다. 유사하게, 메모리 셀 어레이의 일부가 결함이 있는 경우, 종래 기술의 반도체 메모리 장치는 설계자가 2의 n승으로서 표시되는 데이타 기억 용량을 기초로 어드레스 공간을 설계하므로 데이타 기억장치로는 적합하지 않다.
상술한 일본 공개 출원에 개시된 종래 기술의 반도체 판독 전용 메모리 장치는 2의 n승으로서 표시되는 메모리 공간을 제공한다. 프로그래밍 수단이 어드레스 디코드 신호의 조합을 다른 어드레스 디코드 신호의 조합으로 변환시키지만, 어드레스 디코드 신호는 단순히 2의 n승으로서 표시된 메모리 공간을 관리할 뿐이며, 상술한 일본 공개 출원은 2의 n승 미만의 데이타 기억 용량에 대해서는 다루고 있지 않다.
컴퓨터 설계자가 2의 n승으로서 표시되는 데이타 기억 용량을 갖는 다른 반도체 메모리 장치의 메모리 공간과 함께 2의 n승 미만의 데이타 기억 용량을 갖는 반도체 메모리 장치의 메모리 공간을 관리하는 경우, 메모리 시스템은 어드레스가 할당되지 않은 일부 어드레스 공간과 후술하는 것처럼 어드레스가 배수적으로 할당된 일부 어드레스 공간을 갖는다.
도 3은 종래 기술의 메모리 시스템(10)을 도시한다. 종래 기술의 메모리 시스템(10)은 2개의 반도체 메모리 장치(10a/10b) 및 어드레스 디코더(10c)를 포함한다. 단일 어드레스 비트(A0)는 반도체 메모리 장치(10a)의 어드레스 핀(a0)에 공급되고, 반도체 메모리 장치(10a)는 2개의 데이타 바이트(M0/M1)를 위한 메모리 공간을 제공한다. 이러한 이유로, 반도체 메모리 장치(10a)의 데이타 기억 용량은 21byte로 표시되며, 반도체 메모리 장치(10a)는 2의 n승으로서 표시되는 데이타 기억 용량을 갖는 유형이다. 반면에, 3개의 어드레스 비트(A0/A1/A2)는 반도체 메모리 장치(10b)의 어드레스 핀(a0/a1/a2)에 공급되며, 반도체 메모리 장치는 6개의 데이타 바이트(M0/M1/M2/M3/M4/M5)를 위한 메모리 공간을 제공한다. 반도체 메모리 장치(10b)의 데이타 기억 용량은 23미만인 (22+2)으로 표시된다. 이러한 이유로, 반도체 메모리 장치(10b)는 2의 n승 미만의 데이타 기억 용량을 갖는 유형이다. 반도체 메모리 장치(10a/10b)는 각각 데이타 출력 포트(OUT1/OUT2)를 가지며, 공유 데이타 버스(BS1)에 접속된다.
어드레스 디코더(10c)는 OR 게이트(10d) 및 인버터(10e)를 갖는다. 어드레스 비트(A1/A2)는 OR 게이트(10d)의 입력 노드에 공급되며, OR 게이트(10d)의 출력 노드는 출력 인에이블/칩 선택 신호를 반도체 메모리 장치(10a)의 출력 인에이블/칩 선택 핀(OE1) 및 인버터(10e)의 입력 노드에 공급한다. 인버터(10e)는 출력 인에이블/칩 선택 신호로부터 인버트된 신호를 생성하며, 인버트된 신호를 반도체 메모리 장치(10b)의 출력 인에이블/칩 선택 핀(OE2)에 공급한다.
어드레스 비트(A1/A2) 모두가 로직 "0" 레벨인 경우, OR 게이트(10d)는 출력 인에이블/칩 선택 신호를 활성 로 레벨로 유지하며, 반도체 메모리 장치(10a)는 어드레스 비트(A0)에 응답하게 된다. 반면에, 적어도 하나의 어드레스 비트(A1/A2)가 하이 레벨인 경우, OR 게이트(10d)는 출력 인에이블/칩 선택 신호를 비활성 하이 레벨로 변화시키고, 인버터(10e)는 다른 반도체 메모리 장치(10b)가 어드레스 비트(A0/A1/A2)에 응답하도록 한다.
종래 기술의 메모리 시스템(10)이 8 데이타 바이트와 등가이지만, 메모리 시스템(10)은 단순히 6 데이타 바이트에 대한 어드레스 공간만을 제공한다. 어드레스 비트(A2, A2, A0)는 도 4에 도시된 것처럼 순차적으로 증가된다. 어드레스 비트(A2, A1, 및 A0)가 [0,0,0] 및 [0,0,1]인 경우, 반도체 메모리 장치(10a)에서의 데이타 바이트(M0 및 M1)은 억세스 가능하게 된다. 외장 장치가 어드레스 비트(A2/A1/A0)를 [0,1,0]에서 [1,0,1]로 증가시키는 경우, 데이타 바이트(M2, M3, M4, 및 M5)는 순차적으로 억세스 가능하게 된다. 어드레스 비트[0,0,0] 및 [0,0,1]의 조합은 미리 반도체 메모리 장치(10a)에 할당되어 있다. 이러한 이유로, 어드레스 비트(A2, A1 및 A0)는 데이타 바이트(M0/M1)에 대한 메모리 셀을 반도체 메모리 장치(10b)로부터 선택할 수 없다.
도 5는 다른 종래 기술의 메모리 시스템(20)을 도시한다. 종래 기술의 메모리 시스템(20)은 2개의 반도체 메모리 장치(20a/20b)와 어드레스 디코더(20c)를 포함한다. 2개의 어드레스 비트(A0/A1)이 반도체 메모리 장치(20a)의 어드레스 핀(a0/a1)에 공급되지만, 반도체 메모리 장치(20a)는 3개의 데이타 바이트(M0/M1/M2)에 대한 메모리 공간을 제공한다. 이러한 이유로, 반도체 메모리 장치(20a)의 데이타 기억 용량은 (22-1) 바이트로서 표시되며, 반도체 메모리 장치(20a)는 2의 n승 미만의 데이타 기억 용량을 갖는 유형이다. 반면에, 2개의 어드레스 비트(A0/A1)은 반도체 메모리 장치(20b)의 어드레스 핀(a0/a1)에 공급되며, 반도체 메모리 장치(20b)는 4개의 데이타 바이트(M4/M5/M6/M7)에 대한 메모리 공간을 게종한다. 반도체 메모리 장치(20b)의 데이타 기억 용량은 22로서 표시된다. 이러한 이유로, 반도체 메모리 장치(20b)는 2의 n승으로서 표시되는 데이타 기억 용량을 갖는 유형이다. 반도체 메모리 장치(20a/20b) 각각은 데이타 출력 포트(OUT1/OUT2)를 가지며, 공유된 데이타 버스(BS1)에 접속된다.
어드레스 디코더(10c)는 인버터(20d)를 갖는다. 어드레스 비트(A2)는 출력 인에이블/칩 선택 신호로서 반도체 메모리 장치(20a)의 출력 인에이블/칩 선택 핀(OE1)에 공급된다. 인버터(20d)는 출력 인에이블/칩 선택 신호의 인버트된 신호를 생성하고, 인버트된 신호를 출력 인에이블/칩 선택 핀(OE2)에 공급한다. 그러므로, 어드레스 디코더(20c)는 반도체 메모리 장치(20a/20b) 중 하나를 어드레스 비트(A0/A1)에 응답하도록 한다.
어드레스 비트(A2, A1 및 A0)는 도 6에 도시된 것처럼 순차적으로 변화한다. 어드레스 비트(A2)가 로직 "0" 레벨인 경우, 어드레스 디코더(20c)는 반도체 장치(20a)가 어드레스 비트(A0/A1)에 응답하도록 한다. 반면에, 로직 "1" 레벨의 어드레스 비트(A2)는 다른 반도체 메모리 장치(20b)가 어드레스 비트(A0/A1)에 응답하게 되도록 한다. 어드레스 비트(A1/A0)가 [0,0]에서 [1,1]로 증가되는 동안, 데이타 바이트(M4/M5/M6/M7)은 순차적으로 억세스 가능하게 된다. 그러나, 반도체 메모리 장치(20a)는 데이타 바이트(M3)를 위한 임의의 메모리 셀을 가지지 않으며, 데이타 바이트는 반도체 메모리 장치(20a)로부터 판독되지 않는다. 데이타 바이트(M0-M3)가 프로그램된 명령을 표시하는 경우, 무효 프로그램 명령 코드가 어드레스[A1, A0]=[0, 0]가 할당된 반도체 메모리 장치(20a)의 메모리 셀로부터 판독된다.
컴퓨터 프로그래머는 컴퓨터 언어로 컴퓨터 프로그램을 개발하며, 컴파일러가 컴퓨터 프로그램을 프로그램된 명령 코드 셋으로 변환한다. 프로그램된 명령 코드는 어드레스가 메모리 시스템에서 계속된다는 가정하에서 메모리 시스템의 반도체 판독 전용 메모리 장치에 기록된다. 도 5에 도시된 것처럼 어드레스 중 하나가 할당된 메모리 셀이 없는 경우, 프로그램된 명령 코드가 없고, 컴퓨터 프로그램은 불완전하게 된다.
본 발명의 주요 목적은 어드레스의 낭비 없이 2의 n승 미만의 기억 용량을 갖는 데이타 기억장치에 어드레스 공간의 일부를 할당하는 어드레스 공간 관리자를 제공하는 것이다.
본 발명의 다른 주요 목적은 내장 어드레스 공간 관리자를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 주요 목적은 적어도 하나가 2의 n승 미만의 기억 용량을 갖는 적어도 하나 이상의 데이타 기억장치에 일련의 어드레스를 연속적으로 할당하는 메모리 시스템을 제공하는 것이다.
본 발명의 한 특성에 따르면, (n1+n2) 어드레스 비트들에 의해 한정된 어드레스 공간의 어드레스 서브-공간을 m1개의 데이타 정보 (여기서, n1, n2 및 m1은 제1 자연수, 제2 자연수, 및 제2 자연수이고, 상기 m은 2(n1-1)과 같거나 크고 2n1미만임)를 기억하기 위한 데이타 기억장치에 할당하는 어드레스 공간 관리자로서, 상기 n1 어드레스 비트들에 대해 변환을 수행하고, 상기 어드레스 공간에서의 2n1-x위치들 (여기서, x는 2n1-m1=2x의 식을 만족함)중의 한 위치에서 상기 어드레스 서브-공간을 찾기 위해, 상기 변환된 어드레스 비트들을 상기 데이타 기억장치에 공급하는 어드레스 변환기; 및 상기 n2 어드레스 비트들을 포함하는 어드레스 신호로부터 디코드된 신호를 발생하며, 상기 어드레스 서브-공간에 기억된 m1개의 데이타 정보로부터 서브-개수의 데이타 정보를 선택하기 위해 상기 데이타 기억장치에 상기 디코드된 신호를 공급하는 어드레스 디코더를 포함하는 어드레스 공간 관리자가 제공된다.
본 발명의 다른 특성에 따르면, 어드레스 공간을 한정하는 (n1+n2) (여기서, n1 및 n2는 제1 자연수 및 제2 자연수임) 어드레스 비트들이 공급되는 반도체 메모리 장치로서, 한개 이상의 메모리 뱅크 - 상기 한개 이상의 메모리 뱅크중의 한 메모리 뱅크는 상기 어드레스 공간의 어드레스 서브-공간에 m1개의 데이타 정보를 기억함 (여기서, m1은 제3 자연수이며, 2(n1-1)과 같거나 크고 2n1미만임) -; 및 내부 어드레스 신호를 발생하기 위한 어드레스 공간 관리자를 포함하되, 상기 어드레스 공간 관리자가 상기 n1 어드레스 비트들에 대해 변환을 수행하고, 상기 어드레스 공간의 2n1-x위치들 (여기서, x는 2n1-m1=2x의 식을 만족함)중의 한 위치에서 상기 어드레스 서브-공간을 찾기 위해, 상기 변환된 어드레스 비트들(ax/ax-1)를 상기 하나 이상의 메모리 뱅크들중의 한 메모리 뱅크에 공급하는 어드레스 변환기, 및 적어도 상기 n2 어드레스 비트들을 포함하는 어드레스 신호로부터 선택 신호 (SEL1) 및 디코드된 신호를 발생하고, 상기 선택 신호로서 상기 하나 이상의 메모리 뱅크를 선택적으로 활성화시키며, 상기 어드레스 서브-공간에 기억된 상기 m1개의 데이타 정보로부터 서브-개수의 데이타 정보를 선택하기 위해 상기 데이타 기억장치에 상기 디코드된 신호를 공급하는 어드레스 디코더를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 또 다른 특성에 따르면, 메모리 시스템에 있어서 어드레스 공간의 어드레스 서브-공간들이 각각 할당되어 데이타 정보를 기억하며, 상기 데이타 정보를 적어도 판독하기 위한 어드레스 신호에 응답하는 복수의 메모리 유닛 - 상기 복수의 메모리 유닛중의 하나는 m1개의 데이타 정보를 저장함 (여기서, m1은 2의 (n-1)승과 같거나 크고 2의 n승 미만이고, n는 자연수임) -; 및 상기 어드레스 신호의 상위 어드레스 비트에 응답하여, 상기 복수의 메모리 유닛을 선택적으로 인에이블시키고, 상기 상위 어드레스 비트를 상기 상위 어드레스 비트 대신에 상기 어드레스 신호의 일부를 형성하는 수정된 어드레스 비트로 선택적으로 변환하는 어드레스 공간 관리자를 포함하되, 상기 어드레스 공간 관리자가 상기 복수의 메모리 유닛에 비-어드레스가능 메모리 셀없이 상기 어드레스 서브-공간을 계속하는 방식으로 상기 상위 어드레스 비트들을 상기 수정된 어드레스 비트들로 변환하는 것을 특징으로 하는 메모리 시스템이 제공된다.
도 1은 종래 기술의 메모리 시스템의 배치를 도시하는 블록도.
도 2는 어드레스 신호와 억세스될 바이트 사이의 관계를 도시하는 도면.
도 3은 제1 종래 기술의 메모리 시스템의 배치를 도시하는 회로도.
도 4는 어드레스 비트와 억세스될 데이타 바이트 사이의 관계를 도시하는 도면.
도 5는 제2 종래 기술의 메모리 시스템의 배치를 도시하는 회로도.
도 6은 어드레스 비트와 억세스될 데이타 바이트 사이의 관계를 도시하는 도면.
도 7은 본 발명에 따른 메모리 시스템의 배치를 도시하는 회로도.
도 8은 메모리 시스템내에 포함된 어드레스 변환기에 의해 수행되는 어드레스 변환을 도시하는 도면.
도 9는 본 발명에 따른 다른 메모리 시스템의 배치를 도시하는 회로도.
도 10은 메모리 시스템내에 포함되는 반도체 메모리 장치에 어드레스에 대한 어드레스 할당을 도시하는 도면.
도 11은 본 발명에 따른 반도체 메모리 장치의 회로 구성을 도시하는 회로도.
도 12a 내지 12d는 턴 온될 옵션 트랜지스터, 외부 어드레스 비트 및 내부 어드레스 비트 사이의 관계를 도시하는 도면.
도 13은 본 발명에 따른 다른 반도체 메모리 장치의 회로 구성을 도시하는 회로도.
도 14a 및 14b는 제어 신호, 외부 어드레스 비트 및 내부 어드레스 비트 사이의 관계를 도시하는 도면.
도 15a 내지 15d는 제어 신호와 반도체 메모리 장치에 할당되지 않은 어드레스 서브-공간 사이의 관계를 도시하는 도면.
도 16은 본 발명에 따른 또 다른 반도체 메모리 장치의 회로 구성을 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
30: 마이크로프로세서
31: 메모리 시스템
31a, 31b: 반도체 메모리 장치
31c: 어드레스 디코더
31d: 어드레스 변환기
31e: 메모리 셀 어레이
31f: 데이타 버퍼
32: 어드레스 버스
33: 데이타 버스
<메모리 시스템>
<제1 실시예>
도 7을 참조하면, 본 발명을 구현한 메모리 시스템(31)과 마이크로프로세서(30)는 데이타 프로세싱 시스템의 일부를 형성하며, 마이크로프로세서(30)는 어드레스 버스(32)와 데이타 버스(33)를 통해 메모리 시스템(31)과 통신한다. 어드레스 버스(32)는 23-비트 어드레스 신호 A00-A22를 메모리 시스템(31)에 전달시키며, 데이타 버스(33)는 16-비트 데이타 코드를 메모리 시스템(31)으로부터 마이크로프로세서(30)로 전달시킨다. 아래의 설명에서, "바이트"는 16-비트 데이타 코드를 의미한다.
메모리 시스템(31)은 반도체 메모리 장치(31a/31b), 어드레스 디코더(31c) 및 어드레스 변환기(31d)를 포함한다. 어드레스 비트(A21/A22)는 어드레스 디코더(31c)에 공급되고, 어드레스 디코더(31c)는 능동 로 레벨의 외부 칩 선택/출력 인에이블 신호로 반도체 메모리 장치(31a/31b)를 선택적으로 인에이블시킨다. 어드레스 변환기(31d)는 어드레스 비트(A21/A22)를 어드레스 비트(A21'/A22')로 변환시키며, 어드레스 비트(A21'/A22')를 반도체 메모리 장치(31b)에 공급한다. 그러므로, 메모리 시스템(31)의 어드레스 공간은 2개의 어드레스 서브-공간으로 분할되고, 반도체 메모리 장치(31a/31b)는 하위 어드레스에 의해 정의되는 어드레스 서브-공간 및 상위 어드레스에 의해 정의되는 어드레스 서브-공간을 각각 제공한다.
어드레스 디코더(31c)가 능동 로 레벨의 외부 칩 선택/출력 인에이블 신호로 반도체 메모리 장치(31a)를 인에이블하는 경우, 반도체 메모리 장치(31a)는 어드레스 비트(A00-A20)에 응답하게 되고, 데이타 코드를 데이타 버스(33)에 공급한다. 반면에, 어드레스 디코더(31c)가 능동 로 레벨의 외부 칩 선택/출력 인에이블 신호로 다른 반도체 메모리 장치(31b)를 인에이블하는 경우, 반도체 메모리 장치(31b)는 어드레스 비트(A00-A20/A21'/A22')에 응답하게 되고, 데이타 코드를 데이타 버스(33)에 공급한다.
반도체 메모리 장치(31a)는 메모리 셀 어레이(31e) 및 데이타 버퍼(31f)를 포함하고, 어드레스 포트(AP1), 제어 신호 포트(OE1) 및 데이타 포트(OUT1)는 반도체 메모리 장치(31a)에 포함된다. 메모리 셀 어레이(31e)는 2M × 16bit 어드레스 가능 메모리 셀을 포함하고, 2Mbyte 데이타 또는 32 Mbit의 메모리 서브-공간을 제공한다. 반도체 메모리 장치(31a)의 메모리 서브-공간은 "2의 n승"로서 표시된다. 데이타 버퍼(31f)는 메모리 셀 어레이(31e)와 데이타 포트(OUT1) 사이에 접속되고, 데이타 포트(OUT1)는 데이타 버스(33)에 접속된다. 어드레스 비트(A00-A20)는 어드레스 포트(AP1)에 공급되고, 외부 칩 선택/출력 인에이블 신호는 제어 신호 포트(OE1)에 공급된다.
제어 신호 포트(OE1)에서 외부 칩 선택/출력 인에이블 신호가 활성 로우(low) 레벨로 변경될때, 16 비트 데이타 코드는 어드레스 비트 A00-A20로 표현되는 어드레스와 동일한 어드레스로 할당된 메모리 셀로부터 독출되고, 데이타 버퍼(31f)에 전송된다. 내부 칩 선택/출력 인에이블 신호(IOE1)은 외부 칩 선택/출력 인에이블 신호로부터 생성되며, 데이타 버퍼(31f)를 인에이블시킨다. 이런 이유로, 16 비트 데이타 코드는 데이타 버퍼(31f)에서 데이타 버스(33)로 전달된다.
다른 반도체 메모리 장치(31b)는 메모리 셀 어레이(31g) 및 데이타 버퍼(31h)를 포함하며, 어드레스 포트(AP2), 제어 신호 포트(OE2) 및 데이타 포트(OUT2)는 반도체 메모리 장치(31b)에 일체화된다. 메모리 셀 어레이(31g)는 6M×16 비트 어드레스 할당가능한 메모리 셀을 포함하며, 6M 바이트 또는 96M 비트용 메모리 서브-공간을 제공한다. 반도체 메모리 장치(31b)의 메모리 서브-공간은 2의 n-1 승보다 크며, 2의 n 승 보다 적다. 따라서, 메모리 셀 어레이(31g)는 2의 n 승 이하의 메모리 서브-공간을 제공한다. 데이타 버퍼(31h)는 메모리 셀 어레이(31g)와 데이타 포트(OUT2) 사이에 접속되며, 데이타 포트(OUT2)는 데이타 버스(33)와 접속된다. 어드레스 비트 A00-A20/A21'/A22'는 어드레스 포트(AP2)에 제공되며, 외부 칩 선택/출력 인에이블 신호는 제어 신호 포트(OE2)에 제공된다.
제어 신호 포트(OE2)에서 외부 칩 선택/출력 인에이블 신호가 활성 로우 레벨로 변경될때, 16 비트 데이타 코드는 어드레스 비트 A00-A20/A21'/A22'로 표현되는 어드레스와 동일한 어드레스로 할당된 메모리 셀로부터 독출되고, 데이타 버퍼(31h)에 전송된다. 내부 칩 선택/출력 인에이블 신호(IOE2)는 외부 칩 선택/출력 인에이블 신호로부터 생성되며, 데이타 버퍼(31h)를 인에이블시킨다. 이런 이유로, 16 비트 데이타 코드는 데이타 버퍼(31h)에서 데이타 버스(33)로 전달된다.
데이타 디코더(31c)는 OR 게이트(31j) 및 인버터(31k)를 포함하며, 외부 칩 선택/출력 인에이블 신호는 OR 게이트(31j) 및 인버터(31k)로부터 제어 신호 포트(OE1) 및 다른 제어 신호 포트(OE2)로 제공된다. 어드레스 비트 A21/A22는 OR 게이트(31j)의 입력 노드에 제공되며, OR 게이트(31j)의 출력 노드는 제어신호 포트(31k) 및 인버터(31k)의 입력 노드와 접속된다. 인버터(31k)의 출력 노드는 제어 신호 포트(OE2)와 접속된다.
어드레스 비트 A21/A22 둘다 로우 레벨에 있을때, OR 게이트(31j)는 활성 로우 레벨의 외부 칩 선택/출력 인에이블 신호를 제어 신호 포트(OE1)에 제공하며,반도체 메모리 장치(31a)를 어드레스 비트A00-A20에 응답가능하게 한다. 그러나, 다른 반도체 메모리 장치(31b)는 어드레스 신호에 응답하지 않는다. 따라서, 반도체 메모리 장치(31a)는 [0, 0, *,..., *]의 외부 어드레스 신호로 표현되는 메모리 서브-공간을 제공한다(여기서, * 표시는 "1" 또는 "0"을 표현한다).
한편, 어드레스 비트 A21/A22 중 적어도 하나가 하이 레벨에 있다면, OR 게이트(31j)는 비활성 하이 레벨의 외부 칩 선택/출력 인에이블 신호를 제어 신호 포트(OE1)에 제공하며, 인버터(31k)는 활성 하이 레벨의 외부 칩 선택/출력 인에이블 신호를 제어 신호 포트(OE2)에 제공한다. 반도체 메모리 장치(31a)는 어드레스 비트 A00-A20에 응답하지 않으며, 다른 반도체 메모리 장치(31b)는 어드레스 비트 A0-A20/A21'/A22'로 특정된 메모리 셀로부터 데이타 버스(33)에 16 비트 데이타 코드를 전달한다. 따라서, 반도체 메모리 장치(31b)는 {1, 1, *, *, ...., *], [0, 1, *, *, ...., *]의 어드레스 신호로 표현되는 메모리 서브-공간을 제공한다.
어드레스 변환기(31d)는 배타적 NOR 게이트(31m) 및 인버터(31n)를 포함한다. 어드레스 비트A21/A22는 배타적 NOR 게이트(31m)의 입력 노드에 제공되며, 어드레스 비트 A21은 인버터(31n)의 입력 노드에 제공된다. 배타적 NOR 게이트(31m) 및 인버터(31n)는 어드레스 비트 A22'/A21'를 반도체 메모리 장치(31b)의 어드레스 포트(AP2)에 제공한다.
배타적 NOR 게이트(31m)가 로직 "0" 레벨에서 어드레스 비트 A22, A21 둘다로부터 로직 "0"을 생성한다 할지라도, 어드레스 비트 A22/A21은 외부 칩 선택/출력 인에이블 신호가 반도체 메모리 장치(31b)를 디스에이블하게 하며, 어드레스 비트 [A22, A21]=[0, 0]의 조합은 고려에서 제외된다. 그결과, 배타적 NOR 게이트(31m)는 어드레스 비트 A21/A22로부터 어드레스 비트 A21'/A22'의 조합을 생성하며, 어드레스 변환기(31d)는 도 8에 도시된 바와 같이 어드레스 비트 A22'/A21'를 변경한다. 어드레스 비트 A22/A21와 어드레스 비트 A22'/A21'간 로직 관계는 A22'=A22·A21 +22·21, A21'=21 로 표현되며, 여기서,는 A 위에 선으로 보통 표현되는 A의 반전을 뜻한다. 어드레스 비트 A22'/A21'의 조합은 [A22, A21]-1과 동일한 어드레스를 나타낸다.
둘다 로직 "0"인 어드레스 비트 A22/A21는 반도체 메모리장치(31a)를 나타내며, 어드레스 비트 A22/A21의 조합은 메모리 셀 어레이(31g)상의 어드레싱용으로 이용가능하지 않다. 어드레스 변환기(31d)가 메모리 시스템(31)에 일체화 되지 않는다면, 컴퓨터 디자이너는 도 3에 도시된 종래 기술과 유사하게 [A22,A21, A20,...., A00]=[0, 0, *, ...., *]로 표현된 어드레스로 할당된 반도체 메모리 장치(31b)의 메모리 셀을 사용할 수 없다.
본 발명은 반도체 메모리 장치(31b)가 [A22, A21, A20, ..., A00]=[1, 1, *, ....., *]로 표현되는 어떠한 메모리 셀을 가지지 않음을 유의해야 한다. 왜냐하면, 메모리 서브-공간이 96M 비트이기 때문이다. [A22,A21, A20,...., A00]=[0, 0, *, ...., *]로 표현된 어드레스로 할당된 메모리 셀을 구제하기 위해서, 본 발명은 어드레스 변환기(31d)를 제공하며, 어드레스 변환기(31d)가 [A22, A21]=[1, 1], [A22, A21]=[1, 0] 및 [A22, A21]=[0, 1]로 표현된어드레스를 [A22, A21]=[1, 0], [A22, A21]=[0, 1] 및 [A22, A21]=[0, 0]로 표현되는 어드레스로 순차적으로 변환하게 한다. 따라서, 비할당된 어드레스 즉, [A22, A21]=[1, 1]는 메모리 셀 즉, [A22, A21]=[1, 0]으로 이미 할당된 어드레스로 변환되고, 어드레스 [A22, A21]=[0, 1]은 어드레스 [A22, A21]=[0, 0]으로 특정되지 않은 메모리 셀로 할당된다.
상술한 설명으로부터 이해될 수 있는 바와 같이, 본 발명에 따르는 어드레스 변환기(31d)는 외부 어드레스에 의해 표현되는 어드레스를 쉬프트하며, 반도체 메모리 장치(31b)의 모든 메모리 셀을 이용가능하게 한다. 마이크로프로세서(30)는 어드레스를 단순히 증분할 수 있다.
반도체 메모리 장치(31b)는 결함 메모리 셀을 가질 수 있으며, 따라서, 단지 96M 비트 메모리 셀은 메모리 셀 어레이(31g)에 남게된다. 그러나, 어드레스 변환기(31d)는 이런 부분 결함 반도체 메모리 장치(31b)를 구제하며, 데이타 처리 시스템의 생산 비용은 감소된다.
이 경우에 있어서, 어드레스 디코더(31c) 및 어드레스 변환기(31d)는 전체적으로 어드레스 공간 관리자를 구성한다. 어드레스 변환기(31d)의 함수는 메모리 셀 어레이(31e)에서 가장 높은 어드레스를 나타내는 값이 어드레스 비트 A21/A22으로 나타나는 값으로부터 차감되는 방식에서 나온다.
제2 실시예
도 9를 참조하면, 본 발명의 또 다른 메모리 시스템(41)은 반도체 메모리 장치(41a/41b), 어드레스 디코더(41c) 및 어드레스 변환기(41d)로 구성된다. 메모리 시스템(41) 및 마이크로프로세서(도시 안됨)는 데이타 처리 시스템의 일부분을 형성하며, 마이크로프로세서는 어드레스 버스(42) 및 데이타 버스(43)를 통해 메모리 시스템(41)과 통신한다. 어드레스 버스(42)는 24 비트 어드레스 신호 A00-A23를 메모리 시스템(41)에 전파하고, 데이타 버스(43)는 16 비트 데이타 코드를 메모리 시스템(41)에서 마이크로프로세서까지 전파한다. 다음의 설명에서 단어 "바이트"는 또한 16 비트 데이타 코드를 뜻한다.
메모리 시스템(41)은 반도체 메모리 장치(41a/41b), 어드레스 디코더(41c) 및 어드레스 변환기(41d)로 구성된다. 어드레스 비트 A21/A22/A23은 어드레스 디코더(41c)에 공급되며, 어드레스 디코더(41c)는 활성 로우 레벨의 외부 칩 선택/출력 인에이블 신호를 갖는 반도체 메모리 장치(41a/41b)를 선택적으로 인에이블한다. 어드레스 변환기(41d)는 어드레스 비트 A21/A22를 어드레스 비트A21'/A22'로 변환한다. 어드레스 비트 A00-A22는 반도체 메모리 장치(41a)에 공급되며, 어드레스 비트 A00-A20/A21'/A22'는 어드레스 버스(42) 및 어드레스 변환기(41d)로부터 반도체 메모리 장치(41b)에 공급된다. 따라서, 메모리 시스템(41)의 어드레스 공간은 2개의 어드레스 서브-공간로 분할된다.
어드레스 디코더(41c)가 활성 로우 레벨의 외부 칩 선택/출력 인에이블 신호를 갖는 반도체 메모리 장치(41a)를 인에이블할때, 반도체 메모리 장치(41a)는 어드레스 비트 A00-A20에 응답하게 되며, 16 비트 데이타 코드를 데이타 버스(43)에 전달한다. 한편, 어드레스 디코더(41c)가 활성 로우 레벨의 외부 칩 선택/출력 인에이블 신호를 갖는 다른 반도체 메모리 장치(41b)를 인에이블할때, 반도체 메모리 장치(41b)는 어드레스 비트 A00-A201/A21'/A22'에 응답하게 되며, 16 비트 데이타 코드를 데이타 버스(43)에 전달한다.
반도체 메모리 장치(41a)는 메모리 셀 어레이(41e) 및 데이타 버퍼(41f)를 포함하며, 어드레스 포트(AP3), 제어 신호 포트(OE3) 및 데이타 포트(OUT3)는 반도체 메모리 장치(41a)에 일체화된다. 메모리 셀 어레이(41e)는 6M×16 비트 어드레스 지정가능한 메모리 셀을 포함하며, 6M 바이트 데이타 또는 96M 비트용 메모리 서브-공간을 제공한다. 메모리 셀 어레이(41e)는 2의 n-1 승과 2의 n 승사이의 범위로 떨어지며, 반도체 메모리 장치(41a)의 메모리 서브-공간은 2의 n 승 이하로 표현되는 데이타 기억장치의 일종이다. 데이타 버퍼(41f)는 메모리 셀 어레이(41e)와 데이타 포트(OUT3) 사이에 접속되며, 데이타 포트(OUT3)는 데이타 버스(43)에 접속된다. 어드레스 버스 A00-A22는 어드레스 포트 AP3에 공급되며, 외부 칩 선택/출력 인에이블 신호는 제어 신호 포트(OE3)에 공급된다.
제어 신호 포트(OE3)에서 외부 칩 선택/출력 인에이블 신호가 활성 로우 레벨로 변경될때, 16 비트 데이타 코드는 어드레스 비트 A00-A22에 의해 표현되는 어드레스와 동일한 어드레스로 할당된 메모리 셀로부터 독출되고, 데이타 버퍼(41f)에 전송된다. 내부 칩 선택/출력 인에이블 신호(IOE3)는 외부 칩 선택/출력 인에이블 신호로부터 생성되며, 데이타 버퍼(41f)를 인에이블한다. 이런 이유로, 16 비트 데이타 코드는 데이타 버퍼(41f)에서 데이타 버스(43)로 전달된다.
다른 반도체 메모리 장치(41b)는 메모리 셀 어레이(41g) 및 데이타 버퍼(41h)를 포함하며, 어드레스 포트(AP4), 제어 신호 포트(OE4) 및 데이타 포트(OUT4)는 반도체 메모리 장치(41b)에 일체화된다. 메모리 셀 어레이(41g)는 6M×16 비트 어드레스 지정가능한 메모리 셀을 포함하며, 6M 바이트 데이타 또는 96M 비트용 메모리 서브-공간을 제공한다. 반도체 메모리 장치(41b)의 메모리 서브-공간은 2의 n-1 승보다 크고 2의 n 승보다 작다. 따라서, 메모리 셀 어레이(31g)는 2의 n 승 이하의 데이타 기억장치 일종이다. 데이타 버퍼(41h)는 메모리 셀 어레이(41g)와 데이타 포트(OUT4) 사이에 접속되며, 데이타 포트(OUT4)는 데이타 버스(43)와 접속된다. 어드레스 비트 A00-A20/A21'/A22'는 어드레스 포트(AP4)에 공급되며, 외부 칩 선택/출력 인에이블 신호는 제어 신호 포트(OE4)에 공급된다.
제어 신호 포트(OE4)에서 외부 칩 선택/출력 인에이블 신호가 활성 로우 레벨로 변경될때, 16 비트 데이타 코드는 어드레스 비트 A00-A20/A21'/A22'에의해 표현되는 어드레스와 동일한 어드레스로 할당된 메모리 셀로부터 독출되고, 데이타 버퍼(41H)로 전송된다. 내부 칩 선택/출력 인에이블 신호(IOE4)는 외부 칩 선택/출력 인에이블 신호로부터 생성되며, 데이타 버퍼(41h)를 인에이블한다. 이런 이유로, 16 비트 데이타 코드는 데이타 버퍼(41h)에서 데이타 버스(43)로 전달된다.
어드레스 디코더(41c)는 NOR 게이트(41j/41k/41m) 및 인버터(41n)를 포함하며, 외부 칩 선택/출력 인에이블 신호는 NOR 게이트(41m) 및 인버터(41n)로부터 제어 신호 포트(OE3) 및 다른 제어 신호 포트(OE4)에 선택적으로 공급된다. 어드레스 비트 A21/A22/A23는 NOR 게이트(41j/41k)의 입력 노드에 선택적으로 공급되며, NOR 게이트(31j)의 출력 노드는 다른 NOR 게이트(41m)의 입력 노드와 접속된다. NOR 게이트(41m)의 출력 노드는 제어 신호 포트(OE3) 및 인버터(41n)의 입력 노드에 접속된다. 인버터(41n)의 출력 노드는 제어신호 포트(OE4)에 접속된다.
두 어드레스 비트 A21/23가 로우 레벨에 있을때, NOR 게이트(41j)는 그 출력 노드를 하이 레벨로 변경하고, 출력 노드가 입력 노드중 하나 또는 둘에서 하이 레벨이 존재시 로우 레벨을 유지하게 된다. 유사하게, 두 어드레스 비트 A22/A23가 로우 레벨에 있을때, NOR 게이트(41k)는 그 출력 노드를 하이 레벨로 변경하고, 어드레스 비트 A22/A23의 다른 조합은 NOR 게이트(41k)가 로우 레벨로 되게 한다. 두 NOR 게이트(41j/41k)가 그 출력 노드를 로우 레벨로 변경할때, NOR 게이트(41m)는 그 출력 노드를 하이 레벨로 변경하며, 인버터(41m)는 활성 로우 레벨의 외부 칩 선택/출력 인에이블 신호를 제어 신호 포트(OE4)에 공급한다. NOR 게이트(41j/41k)의 출력 노드에서 전위 레벨의 다른 조합은 NOR 게이트(41m)가 그 출력 노드를 로우 레벨로 변경하게 하며, 활성 로우 레벨의 외부 칩 선택/출력 인에이블 신호는 NOR 게이트(41m)로부터 제어 신호 포트(OE3)에 공급된다. 따라서, 어드레스 디코더(41c)는 어드레스 비트 A23/A22/A21에 의존하는 반도체 메모리 장치(41a/41b)를 선택적으로 활성화한다.
활성화 된 어드레스 비트 A23/A22/A21와 반도체 메모리 장치(41a/41b) 사이의 관계는 도 10에 도시된다. 어드레스 비트 A23/A22/A21가 [0, 0, 0] 및 [0, 1, 0] 사이의 범위내로 떨어진다면, 어드레스 디코더(41c)는 반도체 메모리 장치(41a)를 활성화한다. 한편, 어드레스 비트 A23/A22/A21가 [0, 1, 1]에서 [1, 0, 1]사이에 있다면, 어드레스 디코더(41c)는 활성 로우 레벨의 외부 칩 선택/출력 인에이블 신호를 반도체 메모리 장치(41b)에 공급한다.
어드레스 변환기(41d)는 배타적 NOR 게이트(41n) 및 인버터(41p)를 포함한다. 어드레스 비트 A21/A22는 배타적 NOR 게이트(41n)의 입력 노드에 공급되며, 어드레스 비트 A22는 인버터(41p)의 입력 노드에 공급된다. 배타적 NOR 게이트(41n) 및 인버터(41p)는 어드레스 비트 A22' 및 A21'을 반도체 메모리 장치(41b)의 어드레스 포트(AP4)에 공급한다. 어드레스 변환기(41d)의 함수는 다음 식으로 표현된다:
A22'=A22·21 +22·A21, A21'=21
따라서, 어드레스 변환기(41d)는 어드레스 비트 [A22, A21]=[1, 1], [0, 0] 및 [0, 1]를 각각 어드레스 비트 [A22', A21']=[0, 0], [0, 1] 및 [1, 0]로 변환한다. 달리 말하자면, 어드레스 변환기(41d)는 1을 어드레스 비트[A22, A21]에 더한다.
24 비트 어드레스 신호 A00-A23는 약 16M 바이트의 어드레스 공간을 관리할 수 있으며, 반도체 메모리 장치(41a/41b)는 12M 바이트의 데이타 기억장치를 제공한다. 이런 상황에서, 모든 메모리 셀은 어드레스 비트 [A23, A22, A21, A20 - A00]=[1, 1, 1, *, *, ...*, *] 및 [1, 1, 0, *, *, ...., *, *] 없이 어드레스 지정가능하다. 이런 이유로, 어드레스 비트(A23)는 반도체 메모리 장치(41a/41b)간 선택적 활성화용으로만 사용되고, 어드레스 비트 A23, A22, A21의 나머지 6개 조합은 도 10에 도시된 바와 같이 메모리 셀 어레이(41e/41g)로 선택적으로 할당된다. 마이크로프로세서(도시 안됨)는 [A23, A22, A21]=[1, 1, 1] 및 [1, 1, 0]을 갖는 어드레스 신호를 어드레스 버스(42)로 전달하지 않는다. 그러나, 시스템 디자이너가 이런 어드레스를 사용할 필요가 있다면, 어드레스 디코더(41c)는 데이타 포트(OUT4)가 이런 어드레스 존재시 하이 임피던스 상태로 들어가게 설계된다. 메모리 시스템(41)은 16M 비트 반도체 메모리 장치를 더 포함하며, 시스템 설계자는 이런 어드레스를 사용할 필요가 있게 된다.
상술한 설명으로부터 이해할 수 있는 바와 같이, 어드레스 디코더(41c)는 어드레스 서브-공간을 2의 n 승 이하의 데이타 기억장치 기억 능력으로 분류되는 두 반도체 메모리 장치(41a/41b)로 선택적으로 할당하기 위해서 어드레스 변환기(41d)와 함께 동작한다. 마이크로프로세서는 비-어드레스 지정가능한 메모리 셀 없이 어드레스 신호 A00-A23를 [0, 0, 0, *****]에서 [1, 0, 1, ******]까지 증분한다. 16 비트 프로그램된 지시 코드가 반도체 메모리 장치(41a/41b)에 기억된다 할지라도, 프로그램 시퀀스는 한 어드레스로 점프와 같은 브랜칭(branching) 지시에 의해서 방해 받지 않는데, 이 이유는 어드레스가 불연속이지 않기 때문이다.
16M 바이트 반도체 메모리 장치와 같은 반도체 메모리 장치의 부분 결함 생성은 메모리 시스템에서 이용가능하며, 메모리 시스템의 생산 비용은 감소된다.
이 경우에 있어서, 어드레스 디코더(41c) 및 어드레스 변환기(41d)는전체적으로 어드레스 공간 관리자를 구성한다.
반도체 메모리 장치
제1 실시예
도 11을 참조하면, 본 발명에 따르는 반도체 판독 전용 메모리 장치는 반도체 칩(50)상에서 제조된다. 반도체 판독 전용 메모리 장치는 메모리 뱅크(51/52)로 구성되고, 메모리 뱅크(51/52)는 어드레스 공간에 데이타 기억장치를 제공한다. 메모리 뱅크(51)는 3C 바이트 기억을 위한 어드레스 지정가능한 메모리 셀을 가지며, 다른 메모리 뱅크(52)는 1C 바이트, 2C 바이트, 3C 바이트 및 4C 바이트중 하나를 기억하기 위한 메모리 셀을 가진다. C는 2의 n 승으로 표현되는 정수이다. 따라서, 메모리 뱅크(51)의 데이타 기억장치 기억 능력은 4C 바이트 이하이다. 어드레스 공간의 상위 차수 어드레스는 메모리 뱅크(51)에 할당되고, 하위 차수 어드레스는 다른 메모리 뱅크(52)에 할당된다.
반도체 판독 전용 메모리 장치는 어드레스 디코더(53), 프로그램 가능한 변환기(54) 및 데이타 버퍼(55)로 더 구성된다. 외부 어드레스 비트 A00-Ax 또는 A00-Ax+1은 메모리 뱅크(52)의 데이타 기억장치 기억 능력에 의존하는 어드레스 디코더(53)에 공급되며, 외부 어드레스 비트 Ax-1 및 Ax는 프로그램 가능한 어드레스 변환기(54)에 공급된다. 어드레스 디코더(53)는 선택 신호(SEL1) 및 내부 어드레스 비트를 생성하기 위하여 외부 어드레스 비트 A00-Ax/A00-Ax+1에 응답한다. 선택 신호(SEL1)는 선택적으로 메모리 뱅크(52/53)가 내부 어드레스 비트에 응답하도록하며, 데이타 바이트는 내부 어드레스 비트에 의해 표현되는 어드레스와 동일한 어드레스로 할당된 메모리 셀로부터 독출된다. 데이타 바이트는 데이타 버퍼(55)에 전송되며, 차례로 데이타 포트(56)에 전송된다.
프로그램 가능한 어드레스 변환기(54)는 칩 인에이블 신호(CE)로 인에이블되며, 외부 어드레스 비트 Ax/AX-1를 내부 어드레스 비트 ax 및 ax-1로 변환한다. 프로그램 가능한 변환기(54)는 NOR 게이트(54a/54b), 인버터(54c/54d), 배타적 NOR 게이트(54e), 인버터(54f/54g/54h), 옵션 트랜지스터(54j/54k/54m/54n/54p/54q) 및 인버터(54r/54s/54t/54u)를 포함한다. NOR 게이트(54a/54b)는 활성 로우 레벨의 칩 인에이블 신호(CE)에 의해 인에이블되며, 반전된 어드레스 비트 CAx 및 CAx-1을 생성한다. 인버터(54c/54d)는 어드레스 비트 Ax 및 Ax-1을 각각 재생한다.
옵션 트랜지스터(54j-54q)는 반도체 퓨즈 요소로서 동작하며, 도전 채널을 제공하며 또는 채널 도핑에 의존하지 않는다. 옵션 트랜지스터(54j-54q)는 선택적으로 다음과 같이 도핑된 채널이다.
메모리 뱅크(52)가 1C 바이트용 데이타 기억장치를 제공한다면, 옵션 트랜지스터(54m/54q)는 도전 채널을 제공하기 위하여 턴-온 되며, 다른 옵션 트랜지스터(54j/54k/54n/54/p)는 턴-오프 된다.
메모리 뱅크(52)가 2C 바이트용 데이타 기억장치를 제공한다면, 옵션 트랜지스터(54k/54p)는 도전 채널을 제공하기 위하여 턴-온 되며, 다른 옵션 트랜지스터(54j/54m/54q)는 턴-오프 된다.
메모리 뱅크(52)가 3 바이트용 데이타 기억장치를 제공한다면, 옵션 트랜지스터(54n/54q)는 도전 채널을 제공하기 위하여 턴-온 되며, 다른 옵션 트랜지스터(54j/54k/54m/54p)는 턴-오프 된다.
메모리 뱅크(52)가 4C 바이트용 데이타 기억장치를 제공한다면, 옵션 트랜지스터(54j/54p)는 도전 채널을 제공하기 위하여 턴-온 되며, 다른 옵션 트랜지스터(54k/54m/54n/54q)는 턴-오프 된다.
옵션 트랜지스터(54m/54q)가 도전 채널을 제공할때, 함수는 다음과 같이 표현된다:
Ax =x·x-1 + Ax·Ax-1, ax-1 =x-1
옵션 트랜지스터(54k/54p)가 전도 채널을 제공할때, 함수는 다음과 같이 표현된다:
ax =x, ax-1 = Ax-1
옵션 트랜지스터(54n/54q)가 전도 채널을 제공할때, 함수는 다음과 같이 표현된다:
ax = Ax·x-1 +x·Ax-1, ax-1 =x-1
옵션 트랜지스터(54j/54p)가 전도 채널을 제공할때, 함수는 다음과 같이 표현된다:
ax = Ax, ax-1 = Ax-1
프로그램 가능한 어드레스 변환기(54)는 어드레스 서브-공간을 턴-온 될 옵션 트랜지스터(54j-54q)에 의존하는 메모리 뱅크(51/52)로 할당한다.
옵션 트랜지스터(54m/54q)가 턴-온 될때, 어드레스 공간은 도 12a에 도시된 바와 같이 메모리 시스템의 제1 실시예와 유사하게 분할되므로, 이하 더 이상의 설명을 부가하지 않는다. 옵션 트랜지스터(54n/54q)가 턴-온 될때, 어드레스 공간은 도 12c에 도시된 바와 같이 메모리 시스템의 제2 실시예와 유사하게 분할되므로, 이하 설명은 생략된다.
옵션 트랜지스터(54k/54p)는 도전성이 있다고 가정하자. 외부 어드레스 비트 Ax+1, Ax, Ax-1...., A00가 어드레스를 [0, 0, 0, * *,...* *]에서 [0, 0, 1, * * ...* *]까지 순차적으로 증분하고, 데이타 바이트는 이들로부터 독출된다(도 12b 참조). 외부 어드레스 비트 Ax+1, Ax, Ax-1..., A00가 [0, 0, 1, * * ... * *]을 초과한 후, 어드레스 디코더(53)는 다른 메모리 뱅크(51)를 선택하며, 데이타 바이트는 [0, 1, 0, * *...* *] 과 [1, 0, 0, * * ...* *] 사이의 외부 어드레스 비트Ax+1, Ax, Ax-1..., A00 동안에 이들로부터 독출된다.
옵션 트랜지스터(54j/54p)가 턴-온 될때, 어드레스 디코더(53)는 "0"의 외부 어드레스 비트 Ax+1를 기초로 해서 메모리 뱅크(52)를 선택하며, 데이타 바이트는 [0, 0, * *...* *] 과 [1, 0, 0, * * ...* *] 사이의 외부 어드레스 비트 Ax/Ax-1에 의해 특정된 메모리 셀로부터 독출된다(도 12d 참조).
한편, 외부 어드레스 비트들 Ax+1/Ax/Ax-1이 [1,0,0,**...**]에서 [1,1,0,**..**]으로 순차적으로 증가되지만, 어드레스 디코더(53)는 "1"의 외부 어드레스 비트 Ax+1에 기초하여 다른 메모리 뱅크(51)를 선택하고, 데이타 바이트들이 [0,0,**...**] 및 [1,0,**..**] 간에 내부 어드레스 ax, ax-1, ..., a00가 할당된 메모리 셀들로부터 판독된다.
프로그램가능 어드레스 변환기(54)와 어드레스 디코더(53)는 전체적으로 어드레스 공간 관리자 및 NOR 게이트(54a/54b)를 구성하고, 인버터(54c/54d), 배타적 NOR 게이트(54e), 및 인버터(54f-54h)는 조합하여 논리 회로를 형성한다. 옵션 트랜지스터(54j-54q)는 각각 복수의 절단가능 도전 채널을 제공한다.
프로그램가능 어드레스 변환기(54)는, 제조업자가 메모리 셀의 테스트후, 외부 어드레스 비트 Ax+1 - Ax-1, 뱅크 선택, 및 내부 어드레스 비트 ax - ax-1 간의 관계를 프로그램할 수 있기 때문에, 반도체 메모리 장치의 부분적인 결함 제품에 바람직하다. 어드레스들이 비-어드레스가능 메모리 셀없이 메모리 뱅크(51/52)의 메모리 셀들에 연속적으로 할당된다.
(제2 실시예)
도 13을 참조하면, 본 발명을 구현하는 다른 반도체 메모리 장치가 반도체 칩(60) 상에 제조된다. 반도체 메모리 장치는 메모리 뱅크(61/62), 어드레스 디코더(63), 어드레스 변환기(64) 및 데이타 버퍼(65)를 구비한다. 메모리 뱅크(61)는 3C 바이트용 데이타 기억장치를 가지며, 다른 메모리 뱅크(62)는 1C 바이트용 데이타 기억장치를 가진다. 본 실시예에서, 판독 전용 메모리 셀들은 메모리 뱅크(61/62)를 형성한다. 어드레스 디코더(63) 및 데이타 버퍼(65)는 어드레스 디코더(53) 및 데이타 버퍼(55)와 유사하므로, 설명을 간단히 하기 위해 더 이상 설명하지 않을 것이다. 제2 실시예는 어드레스 변환기(64)에 특징이 있으므로, 어드레스 변환기(64)를 중점으로 설명한다.
어드레스 변환기(64)는 제어 신호 OPT1/OPT2에 따라 어드레스 할당을 변경한다. 외부 어드레스 비트들 A00-Ax는 어드레스 공간을 한정하는 것으로 간주되고, 어드레스 공간의 3/4는 서로 달리 메모리 뱅크(61)에 할당된다.
어드레스 변환기(64)는 인버터(64a/64b/64c/64d) 및 NAND 게이트(64e/64f/ 64g/64h/64j/64k/64m/64n/64p/64q)를 포함한다. 인버터(64a/64b)는 외부 어드레스 비트들(Ax/Ax-1)의 반전 신호를 발생하고, 인버터(64c/64d)는 제어 신호 OPT1/OPT2의 반전 신호를 발생한다. 외부 어드레스 비트들 Ax/Ax-1, 그 반전 신호, 제어 신호 OPT1/OPT2, 및 그 반전 신호는 NAND 게이트(64e-64h 및 64k-64p)에 선택적으로 공급되고, NAND 게이트(64e-64h)의 출력 노드와 NAND 게이트(64k-64p)의 출력 노드는 NAND 게이트(64j)의 입력 노드와 NAND 게이트(64q)의 입력 노드에 각각 접속된다. 내부 어드레스 비트들 ax/ax-1이 각각 NAND 게이트(64j/64q)의 출력 노드에서 발생된다.
어드레스 인버터(64)는 내부 어드레스 비트들 ax 및 ax-1의 다음 논리 함수를 달성한다.
여기서,및는 각각 OPT1의 반전 신호 및 OPT2의 반전 신호이다. 논리 함수는 도 14a에 도시된 바와 같은 내부 어드레스 비트 ax, 및 도 14b에 도시된 바와 같은 다른 내부 어드레스 비트 ax-1를 바꾼다.
만일 제어 신호 OPT1/OPT2가 [0,0]이면, [0,0,**...**]에서 [1,0,**..**]까지의 외부 어드레스 비트들은, 어드레스 디코더(63)와 어드레스 변환기(64)가 [0,0,**...**]에서 [0,1,**..**] 내지 [1,0,**...**]까지의 어드레스 서브-공간을 메모리 뱅크(61)에 할당하게 하고, 나머지 외부 어드레스 비트들 [1,1,**...**]은 , 도 15a에 도시된 바와 같이 어드레스 디코더(63)와 어드레스 변환기(64)가 나머지 어드레스 서브-공간을 다른 메모리 뱅크(62)에 할당하게 한다. 만일 제어 신호 OPT1/OPT2가 [0,1]이면, [0,1,**...**]에서 [1,1,**..**]까지의 외부 어드레스 비트들은, 어드레스 디코더(63)와 어드레스 변환기(64)가 [0,0,**...**]에서 [0,1,**..**] 내지 [1,0,**...**]까지의 어드레스 서브-공간을 메모리 뱅크(61)에 할당하게 하고, 나머지 외부 어드레스 비트들 [0,0,**...**]은 , 도 15b에 도시된 바와 같이 어드레스 디코더(63)와 어드레스 변환기(64)가 나머지 어드레스 서브-공간을 다른 메모리 뱅크(62)에 할당하게 한다. 만일 제어 신호 OPT1/OPT2가 [1,1]이면, 외부 어드레스 비트들 [0,0,**...**] 및 [1,0,**..**] 내지 [1,1,**...**]는, 어드레스 디코더(63)와 어드레스 변환기(64)가 어드레스 서브-공간[0,0,**...**] 및 [0,1,**..**] 내지 [1,0,**...**]을 메모리 뱅크(61)에 할당하게 하고, 나머지 외부 어드레스 비트들 [0,1,**...**]은 , 도 15c에 도시된 바와 같이 어드레스 디코더(63)와 어드레스 변환기(64)가 나머지 어드레스 서브-공간을 다른 메모리 뱅크(62)에 할당하게 한다. 만일 제어 신호 OPT1/OPT2가 [1,0]이면, 외부 어드레스 비트들 [0,0,**...**] 내지 [1,0,**..**] 및 [1,1,**...**]는, 어드레스 디코더(63)와 어드레스 변환기(64)가 [0,0,**...**] 내지 [0,1,**..**] 및 [1,0,**...**]까지의 서브-어드레스 공간을 메모리 뱅크(61)에 할당하게 하고, 나머지 외부 어드레스 비트들 [1,0,**...**]은 , 도 15d에 도시된 바와 같이 어드레스 디코더(63)와 어드레스 변환기(64)가 나머지 어드레스 서브-공간을 다른 메모리 뱅크(62)에 할당하게 한다.
이와 같이, 제조업자는 제어 신호 OPT1/OPT2를 사용함으로써, 어드레스 공간을 메모리 뱅크(61/62)에 자유로이 할당한다. 메모리 뱅크(62)를 위한 어드레스 서브-공간이 메모리 뱅크(61)를 위한 어드레스 서브-공간을 둘로 나누더라도, 어드레스들은 연속하며, 메모리 뱅크(61/62)들은 어떠한 비-어드레스가능 메모리 셀들 갖지 않는다.
(제3 실시예)
도 16을 참조하면, 본 발명을 구현하는 또 다른 반도체 메모리 장치가 반도체 칩(70) 상에 제조된다. 반도체 메모리 장치는 메모리 뱅크(71/72), 어드레스 디코더(73), 어드레스 변환기(74), 및 데이타 버퍼(75)를 구비한다. 메모리 뱅크(71/72), 어드레스 디코더(73), 및 데이타 버퍼(75)는 각각 메모리 뱅크(61/62), 어드레스 디코더(63) 및 데이타 버퍼(65)와 유사하게 동작한다. 이와 같은 이유로 인해, 이들 구성요소(71/72/73/75)는 반복을 피하기 위해 이하에 설명되지 않는다.
어드레스 변환기(74)는 어드레스 변환기(64)와 유사하게 제어 신호 OPT1/OPT2에 따라, 외부 어드레스 비트들 Ax/Ax-1에서 내부 어드레스 비트들 ax/ax-1로의 어드레스 변환을 바꾼다. 도 14a/14b 및 도 15a-15d는 제3 실시예에 관한 것이다. 배타적 OR 게이트를 사용함으로써, 논리 게이트 간의 배선은 어드레스 변환기(64)의 그것보다 다소 간단하게 된다. 어드레스 디코더(73) 및 어드레스 변환기(74)는 전체적으로 어드레스 공간 관리자를 구성하고, 어드레스 공간 관리자는 어드레스 공간 관리지(63/64)의 모든 장점들을 달성한다.
상기 설명으로부터 명확한 바와 같이, 어드레스 공간 관리자는 연속하는 어드레스 공간의 일부를 비-어드레스가능 메모리 셀없이 2의 n승의 데이타 기억 용량을 갖는 반도체 메모리 장치에 할당한다.
심지어 반도체 메모리 장치가 부분적으로 결함이 있는 것으로 진단되더라도, 2의 n승의 데이타 기억 용량을 갖는 반도체 메모리 장치에 제품을 이용할 수 있고, 제품 수율이 향상된다.
마이크로프로세서를 위한 프로그램 시퀀스가 메모리 뱅크 또는 메모리 시스템에 기억되면, 어드레스 공간 관리자는 비-어드레스가능 메모리 셀없이 그것에 어드레스 서브-공간을 할당하고, 점프와 같은 어떠한 종류의 명령도 프로그램 시퀀스의 실행을 방해하지 않는다.
어드레스 관리자(63/64)는 시스템 설계자가 연속하는 어드레스 공간의 일부를 서로 다른 종류의 메모리 장치에 할당하는 것을 가능하게 하며, 시스템 설계자는 어드레스 공간 관리자를 사용함으로써 독특한 메모리 시스템을 구성할 수 있다.
비록 본 발명의 특정 실시예가 도시되고 기술되었지만, 기술 분야의 숙련자는 본 발명의 정신과 범위를 일탈하지 않고 다양한 변경과 변화가 가능하다는 것을 알 수 있을 것이다.
예를 들어, 어드레스 변환기와 반도체 메모리는 반도체 칩 상에 각각 분리되어 집적될 수 있다.
반도체 메모리 장치(31a/31b), 어드레스 디코더(31c) 및 어드레스 변환기(31d)가 반도체 칩 위에 집적될 수 있다. 유사하게, 반도체 메모리 장치(41a/41b), 어드레스 디코더(41c) 및 어드레스 변환기(41d)가 반도체 칩 위에 집적될 수 있다.
선택 신호 SEL1를 위한 어드레스 디코더(53) 및/또는 프로그램가능 어드레스 변환기(54)의 일부가 메모리 뱅크(52/51)에 대응하는 반도체 메모리 장치로부터 분리되어 반도체 칩 위에 집적될 수 있다.
유사하게, 어드레스 디코더(63) 및 어드레스 변환기(64)의 일부가 메모리 뱅크(61/62)에 대응하는 반도체 메모리 장치로부터 분리되어 반도체 칩 위에 집적될 수 있다. 메모리 뱅크(62)는 메모리 뱅크(61) 및 어드레스 공간 관리자(63/64)와 분리되어 반도체 칩 위에 집적될 수 있다. 본 실시예에서, 메모리 뱅크(62)는 메모리 뱅크(61)의 메모리 셀들과는 다른 종류의 메모리 셀들을 가질 수 있다. 만일 메모리 뱅크(61)가 판독 전용 메모리이면, 시스템 설계자는 나머지 어드레스 서브-공간을 판독 전용 메모리 대신에 랜덤 액세스 메모리 또는 전기적 소거가능 및 프로그램 가능 판독 전용 메모리에 할당할 수 있다.
반도체 메모리 장치의 제2 및 제3 실시예, 및 메모리 뱅크(52)가 IC 바이트용 데이타 기억장치를 제공하는 반도체 메모리 장치의 제1 실시예에서, 어드레스 공간 관리자는 어드레스 공간의 3/4를 메모리 뱅크(51/61/71)에 할당하고, 따라서, 두개의 외부 어드레스 신호선들이 필요하다. 그러나, 만일 어드레스 공간 관리자가 어드레스 공간을 어드레스 뱅크들중의 하나에 M(자연수)/8을 할당하기 위해 8로 분할하면, 3개의 외부 어드레스선들이 필요하다. 만일 어드레스 공간이 16으로 분할되면, 4개의 외부 어드레스 선들이 필요하다. 따라서, 어드레스 공간 2n에 대한 2의 n승의 데이타 기억 용량의 비율에 따라, 어드레스 변환기에 접속된 외부 어드레스 선들이 변한다.
상기 실시예에서, 최하위 어드레스는 제로, 즉, [0,0,...,0]이다. 그러나, 최하위 어드레스는 결코 제로에 한정되어 있지 않다. 본 발명에 따른 메모리 시스템 또는 본 발명에 따른 반도체 메모리 장치에서, 최하위 어드레스는 2의 n승, 즉, 2,4,8중 임의의 하나일 수 있다.
어드레스 공간의 일부는 예를 들어, 하드 디스크 또는 인터페이스와 같은 서로 다른 종류의 데이타 기억장치에 할당될 수 있다.

Claims (30)

  1. (n1+n2) 어드레스 비트들에 의해 한정된 어드레스 공간의 어드레스 서브-공간을 m1개의 데이타 정보 (여기서, n1, n2 및 m1은 제1 자연수, 제2 자연수, 및 제3 자연수이고, 상기 m은 2(n1-1)과 같거나 크고 2n1미만임)를 기억하기 위한 데이타 기억장치(31b;41b;51;61;71)에 할당하는 어드레스 공간 관리자에 있어서,
    상기 n1 어드레스 비트들(A21/A22; Ax/Ax-1)에 대해 변환을 수행하고, 상기 어드레스 공간에서의 2n1-x위치들 (여기서, x는 2n1-m1=2x의 식을 만족함)중의 한 위치에서 상기 어드레스 서브-공간을 찾기 위해, 상기 변환된 어드레스 비트들(A21'/A22';ax/ax-1)를 상기 데이타 기억장치에 공급하는 어드레스 변환기(31d; 41d; 54; 64; 74); 및
    상기 n2 어드레스 비트들을 포함하는 어드레스 신호로부터 디코드된 신호(A00 - A20; a0 - ax-2)를 발생하며, 상기 어드레스 서브-공간에 기억된 m1개의 데이타 정보로부터 서브-개수의 데이타 정보를 선택하기 위해 상기 데이타 기억장치에 상기 디코드된 신호를 공급하는 어드레스 디코더(31c/32; 41c/42; 53; 63; 73)
    을 포함하는 어드레스 공간 관리자.
  2. 제1항에 있어서, 상기 어드레스 서브-공간은 상기 어드레스 공간의 나머지 어드레스 서브-공간의 어드레스까지 계속되는 일련의 어드레스를 포함하는 어드레스 공간 관리자.
  3. 제1항에 있어서, 상기 어드레스 변환기는,
    상기 n1 어드레스 비트들(Ax/Ax-1)이 공급되고, 상기 n1 어드레스 비트들로부터 상기 변환된 어드레스 비트들(ax/ax-1)의 후보들을 발생하는 논리 회로(54a-54h); 및
    상기 후보들과 각각 연관되고, 상기 데이타 기억장치에 상기 변환된 어드레스 비트들을 공급하기 위해 선택적으로 개방되는 복수의 절단가능 도전 채널(54j-54q)를 포함하는 어드레스 공간 관리자.
  4. 제3항에 있어서, 상기 복수의 절단가능 도전 채널들은 상호 병렬로 접속된 복수의 트랜지스터(54j-54q)로 각각 형성되는 어드레스 공간 관리자.
  5. 제4항에 있어서, 상기 복수의 트랜지스터(54j-54q)는 상기 후보들로부터 상기 변환된 어드레스 비트들을 선택하기 위해 통상적으로-온 형(normally-on type)으로 선택적으로 형성되는 어드레스 공간 관리자.
  6. 제5항에 있어서, 상기 통상적으로-온 형 트랜지스터(54j-54q)는 그 제조 공정시에 수행된 채널 도핑을 통해 결정되는 어드레스 공간 관리자.
  7. 제3항에 있어서, 상기 복수의 절단가능 도전 채널들(54j-54q)은 상기 어드레스 서브-공간의 일련의 어드레스에서 상기 어드레스 공간의 나머지 어드레스 서브-공간의 어드레스까지 계속하도록 선택적으로 개방되는 어드레스 공간 관리자.
  8. 제1항에 있어서, 상기 어드레스 변환기(64;74)는 상기 2n1-x위치들중의 한 위치에 각각 대응하는 복수의 범위들중의 한 범위에서 상기 변환된 어드레스 비트들(ax/ax-1)를 결정하기 위해, 상기 n1 어드레스 비트들(Ax/Ax-1) 및 상기 2n1-x위치들중의 한 위치를 가리키는 제어 신호(OPT1/OPT2)에 응답하는 논리 회로(64a-64q)를 포함하는 어드레스 공간 관리자.
  9. 제8항에 있어서, 상기 제어 신호(OPT1/OPT2)는 상기 2n1-x위치들중 한 위치의 표시를 바꾸는 어드레스 공간 관리자.
  10. 제1항에 있어서, 반도체 메모리 장치(31b;41b)가 상기 데이타 기억장치로서의 역할을 하는 어드레스 공간 관리자.
  11. 제10항에 있어서, 상기 반도체 메모리 장치(31b;41b)는 어드레스가능 판독 전용 메모리 셀들을 갖는 어드레스 공간 관리자.
  12. 제1항에 있어서, 상기 어드레스 디코더(31c;41c;53;63;73)은 상기 데이타 기억장치, 및 상기 어드레스 공간의 다른 어드레스 서브-공간에 할당된 다른 데이타 기억장치중의 하나를 선택하는 어드레스 공간 관리자.
  13. 제12항에 있어서 m2개(여기서, m2는 제4 자연수임)의 데이타 정보를 기억하기 위한 상기 다른 데이타 기억장치에서, 상기 m1와 상기 m2의 합은 상기 2n1-1과 같거나 크고 2n1미만인 어드레스 공간 관리자.
  14. 제13항에 있어서, 상기 일련의 어드레스 및 다른 일련의 어드레스가 상기 어드레스 서브-공간 및 상기 다른 어드레스 서브-공간에 각각 일체화되고, 상기 일련의 어드레스들은 상기 다른 일련의 어드레스까지 계속되는 어드레스 공간 관리자.
  15. 제13항에 있어서, 상기 데이타 기억장치(51;61;71) 및 상기 다른 데이타 기억장치(52;62;72)는 한 종류의 반도체 메모리 장치인 어드레스 공간 관리자.
  16. 제15항에 있어서, 상기 종류의 반도체 메모리 장치는 판독 전용 메모리 장치인 어드레스 공간 관리자.
  17. 제13항에 있어서, 상기 데이타 기억장치(61)와 상기 다른 데이타 기억장치(62)는 각각 서로 다른 종류의 반도체 메모리 장치인 어드레스 공간 관리자.
  18. 제17항에 있어서, 상기 서로 다른 종류의 반도체 기억 장치중의 하나는 판독 전용 메모리 장치인 어드레스 공간 관리자.
  19. 어드레스 공간을 한정하는 (n1+n2) (여기서, n1 및 n2는 제1 자연수 및 제2 자연수임) 어드레스 비트들이 공급되고,
    한개 이상의 메모리 뱅크(51/52;61/62;71/72) - 상기 한개 이상의 메모리 뱅크중의 한 메모리 뱅크(51;61;71)는 상기 어드레스 공간의 어드레스 서브-공간에 m1개의 데이타 정보를 기억함 (여기서, m1은 제3 자연수이며, 2(n1-1)과 같거나 크고 2n1미만임) -; 및
    내부 어드레스 신호(a0-ax)를 발생하기 위한 어드레스 공간 관리자를 포함하는 반도체 메모리 장치에 있어서,
    상기 어드레스 공간 관리자가
    상기 n1 어드레스 비트들에 대해 변환을 수행하고, 상기 어드레스 공간의 2n1-x위치들 (여기서, x는 2n1-m1=2x의 식을 만족함)중의 한 위치에서 상기 어드레스 서브-공간을 찾기 위해, 상기 변환된 어드레스 비트들(ax/ax-1)를 상기 하나 이상의 메모리 뱅크들중의 한 메모리 뱅크에 공급하는 어드레스 변환기(54;64;74), 및
    적어도 상기 n2 어드레스 비트들을 포함하는 어드레스 신호(A00 - Ax+1; A00 - Ax)로부터 선택 신호 (SEL1) 및 디코드된 신호를 발생하고, 상기 선택 신호로서 상기 하나 이상의 메모리 뱅크를 선택적으로 활성화시키며, 상기 어드레스 서브-공간에 기억된 상기 m1개의 데이타 정보로부터 서브-개수의 데이타 정보를 선택하기 위해 상기 데이타 기억장치에 상기 디코드된 신호를 공급하는 어드레스 디코더(53;63;73)
    를 포함하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 어드레스 서브-공간은 상기 하나 이상의 메모리 뱅크중의 다른 메모리 뱅크에 할당된 상기 어드레스 공간의 나머지 어드레스 서브-공간의 어드레스까지 계속되는 일련의 어드레스를 포함하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 어드레스 변환기(54)는,
    상기 n1 어드레스 비트들이 공급되고, 상기 n1 어드레스 비트들로부터 상기 변환된 어드레스 비트들의 후보들을 발생하는 논리 회로(54a-54h); 및
    상기 후보들과 각각 연관되고, 상기 데이타 기억장치에 상기 변환된 어드레스 비트들을 공급하기 위해 선택적으로 개방되는 복수의 절단가능 도전 채널(54j-54q)를 포함하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 복수의 절단가능 도전 채널들은 상호 병렬로 접속된 복수의 트랜지스터(54j-54q)로 각각 형성되는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 복수의 트랜지스터(54j-54q)는 상기 후보들로부터 상기 변환된 어드레스 비트들을 선택하기 위해 통상적으로-온 형(normally-on type)으로 선택적으로 형성되고, 상기 통상적으로-온 형 트랜지스터는 그 제조 공정시에 수행된 채널 도핑을 통해 결정되는 반도체 메모리 장치.
  24. 제19항에 있어서, 상기 어드레스 변환기(64;74)는 상기 2n1-x위치들중의 한 위치에 각각 대응하는 복수의 범위들중의 한 범위에서 상기 변환된 어드레스 비트들을 결정하기 위해, 상기 2n1-x위치들중의 한 위치를 가리키는 제어 신호(OPT1/OPT2)에 응답하는 반도체 메모리 장치.
  25. 제19항에 있어서, 상기 하나 이상의 메모리 뱅크들중의 상기 한 메모리 뱅크는 어드레스가능 판독 전용 메모리 셀들을 갖는 반도체 메모리 장치.
  26. 어드레스 공간의 어드레스 서브-공간들이 각각 할당되어 데이타 정보를 기억하며, 상기 데이타 정보를 적어도 판독하기 위한 어드레스 신호(A00-A22/A00-A20/A21'/A22')에 응답하는 복수의 메모리 유닛(31a/31b;41a/41b) - 상기 복수의 메모리 유닛중의 하나는 m1개의 데이타 정보를 저장함 (여기서, m1은 2의 (n-1)승과 같거나 크고 2의 n승 미만이고, n는 자연수임) -; 및
    상기 어드레스 신호의 상위 어드레스 비트(A21-A22;A21-A23)에 응답하여, 상기 복수의 메모리 유닛을 선택적으로 인에이블시키고, 상기 상위 어드레스 비트를 상기 상위 어드레스 비트 대신에 상기 어드레스 신호의 일부를 형성하는 수정된 어드레스 비트(A21'/A22')로 선택적으로 변환하는 어드레스 공간 관리자를 포함하는 메모리 시스템에 있어서,
    상기 어드레스 공간 관리자(31c/31d;41c/41d)가 상기 복수의 메모리 유닛에 비-어드레스가능 메모리 셀없이 상기 어드레스 서브-공간을 계속하는 방식으로 상기 상위 어드레스 비트들을 상기 수정된 어드레스 비트들로 변환하는 것을 특징으로 하는 메모리 시스템.
  27. 제26항에 있어서,
    상기 복수의 메모리 유닛들중의 다른 메모리 유닛에는 최상위 어드레스가 K로서 표현되는 상기 어드레스 서브-공간중의 다른 어드레스 서브-공간이 할당되고,
    상기 최상위 어드레스는 (K+1)로서 표현되는 상기 어드레스 서브-공간중의 상기 한 어드레스 서브-공간의 최하위 어드레스까지 계속되는 메모리 시스템.
  28. 제27항에 있어서, 상기 어드레스 공간 관리자는 상기 수정된 어드레스 비트들을 삭제하기 위해 상기 상위 어드레스 비트들의 값으로부터 상기 K를 빼는 메모리 시스템.
  29. 제27항에 있어서, 상기 메모리 유닛중의 상기 다른 메모리 유닛은 m2개의 데이타 정보를 기억하고, 상기 m2는 2의 k승(여기서, k는 자연수임)인 메모리 시스템.
  30. 제27항에 있어서, 상기 메모리 유닛중의 상기 다른 메모리 유닛은 m2개의 데이타 정보를 기억하며, 상기 m2는 2의 (j-1)승과 같거나 크고 2의 j승 미만이며, j가 자연수인 메모리 시스템.
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