KR950000028B1 - 시리얼 입출력 반도체 메모리 - Google Patents

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Description

시리얼 입출력 반도체 메모리

제 1 도는 종래의 반도체 메모리의 한 실례의 주요부를 보여주는 시스템 블록도.

제 2 도는 종래의 반도체 메모리의 또 다른 실례의 주요부를 보여주는 시스템 블록도.

제 3 도는 그 동작원리를 설명하기위한 본 발명에 따른 반도체 메모리의 주요부를 보여주는 시스템 블록도.

제 4 도는 제 3 도에서 보여준 레지스터 그룹을 보여주는 시스템 블로도.

제 5a 및 제 5b 도는 제 4 도에서 보여준 레지스터 그룹의 주요부를 보여주는 시스템 블록도.

제 6 도는 본 발명에 따른 반도체 메모리의 제1실시예의 주요부를 보여주는 시스템 블록도.

제 7 도는 제 6 도에서 보여준 시리얼 액세스 회로의 한 실시예를 보여주는 시스템 블록도.

제 8 도는 제 7 도에서 보여준 시프트 레지스터의 주요부의 한 실시예를 보여주는 시스템 블록도.

제 9 도는 디코더의 한 실시예와 그 관련부분을 보여주는 시스템 블록도.

제 10 도는 제 8 도에서 보여준 카운터의 실시예를 보여주는 회로도.

제 11 도는 제 7 도에서 보여준 캐리 발생회로의 한 실시예를 보여주는 회로도.

제 12 도는 용장 어드레스 스위칭 회로의 한 실시예의 주요부를 보여주는 시스템 블록도.

제 13a 내지 제 13j 도는 제 12 도에서 보여준 용장 어드레스 스위칭 회로의 동작을 설명하기 위한 타이밍도.

제 14a 내지 제 14j 도는 어드레스를 설정하기 위하여 제 10 도에서 보여준 카운터의 동작을 설명하기 위한 타이밍도.

제 15a 내지 제 15j 도는 초기 어드레스를 계산하기 위하여 제 10 도에서 보여준 카운터의 동작을 설명하기 위한 타이밍도.

제 16a 내지 제 16g 도는 제 11 도에서 보여준 캐리 발생회로의 동작을 설명하기 위한 타이밍도.

제 17a 내지 제 17n 도는 제 17 도에서 보여준 시프트 레지스터의 동작을 설명하기 위한 타이밍도.

제 18 도는 본 발명에 따른 반도체 메모리의 제2실시예의 주요부를 보여주는 시스템 블록도.

제 19 도는 퓨즈회로의 한 실시예를 보여주는 회로도.

제 20 도는 본 발명에 따른 반도체 메모리의 제3실시예의 주요부를 보여주는 시스템 블록도.

제 21 도는 제 20 도에서 보여준 어드레스 카운터의 한 실시예를 설명하기 위한 도표.

본 발명은 일반적으로 반도체 메모리에 관한 것인데, 특히 액세스 회로에 대하여 요구되는 칩영역이 감소되며 향상된 동작속도로 동작이 가능한 반도체 메모리에 관한 것이다.

일반적으로, 화상처리분야에서 이용되는 반도체 메모리는, 중앙처리장치(CPU)로부터 랜덤 데이터액세스 및 음극선관(CRT)로부터 시리얼 데이터 액세스 모두를 인에이블하는 것이 요구된다. 그리하여, 랜덤 액세스 포트와 시리얼 액세스 포트를 가지는 소위 이중 포트가 화상처리분야에서 이용된다.

종래 이중 포트 메모리는 랜덤 액세스 메모리(RAM) 및 RAM의 한 워드에 해당하는 데이터를 유지하기 위하여 데이터 레지스터가 구비된 시리얼 액세스 메모리(SAM)로 구성된다. 데이터 레지스터의 각 셀을 연속적으로 액세스함으로써, SAM을 거쳐 RAM까지 액세스하는 것이 가능하다.

이하에 기술되는 바와 같이, 데이타 레지스터를 액세스하는 두가지 방법이 있다.

제 1 도에서, 디코터(1)는 어들게스 신호를 디코드하여 포인터(2)를 구성하는 레지스터 중 하나의 "1"을 세트한다. 포인터(2)의 "1"세트는 클록 발생기(3)로부터 수신된 클록신호에 응답하여 연속적으로 시프트된다.

클록 발생기(3)는 외부 클록 신호에 기초한 클록 신호를 발생한다. 포인터(2)의 각 레지스터는 시리얼 액세스 메모리(4)에 대응하는 메모리 셀을 갖는 한 쌍을 이루며, 그리하여 하나의 액세스는 포인터(2)의 "1"세트 위치에 대응하는 시리얼 액세스 메모리(4)의 하나의 메모리 셀로 이루어진다. 데이터는 액세스가 이루어지는 시리얼 액세스 메모리로부터 판독되거나 그 메모리셀로 기입된다.

반면, 제 2 도에 있어서 어드레스 카운터(5)는 2진 어드레스 신호를 발생하며 프리디코더(6)는 예를 들면 2진 어드레스 신호를 8진 어드레스 신호로 변환함으로써 내부어드레스신호를 발생한다.

디코더(7)는 내부어드레스를 디코더하여 시리얼 액세스 메모리(8)의 메모리 셀을 액세스한다. 달리 말하면, 클록신호에 반응하여 어드레스 카운터(5)의 계산 동작을 반복하여 시리얼 액세스 메모리(8)의 메모리 셀을 연속적으로 시리얼 액세스하는 것이 가능하다.

그러나, 제 1 도와 참조하여 기술된 제1종래 방법에 따라, 시리얼 액세스 메모리(4)의 메모리 셀의 수와 같은 레지스터의 수로 구성되는 포인터(2)를 구비하는 것이 필요하다. 예를 들면, RAM이 512×512메모리 셀의 어레이로 구성되는 경우에, 시리얼 액세스 메모리(4)에 512개의 메모리 셀이 있으므로 포인터(2)에 512개의 레지스터를 구비하는 것이 필연적으로 필요하다. 그 결과 포인터(2)가 칩내에서 큰 면적을 차지한다는 문제가 생긴다.

반면, 제 2 도와 참조하여 기술된 제2종래 방법에 따라, 칩내에서 큰 면적을 차지하는 포인터의 문제는 포인터가 전혀 이용되지 않기 때문에 제거된다. 그러나 다음 회로동작은 시리얼 액세스 메모리(8)를 액세스하도록 요구된다.

즉, (i) 클록신호는 외부 클록신호에 반응하여 클록 발생기(3)에 의하여 발생되어야 하며, (ii) 어드레스 카운터(5)는 클록신호에 반응하여 동작되어야 하며, (iii) 어드레스 카운터(5)로부터 2진 어드레스 신호(2진 데이터)는 프리디코더(6)에서 데이터 변환이 이루어져야 하며, 또 (iv) 프리디코더(6)로부터 내부 어드레스 신호는 디코더(7)에 디코드되어야 한다.

그 결과, 메모리의 동작 속도를 증가시키는 것은 어렵게 된다. 특히 프리디코더(6)의 동작 시간이 비교적 길어서 전체 메모리의 동작 속도에 큰 영향을 미친다.

본 발명에 따르면, 데이터를 직렬로 출력하기 위해서 배열되는 반도체 메모리가 제공되며, 상기 반도체 메모리는 셀 어레이로부터 병렬로 수신된 2^M비트의 데이터를 저장하며 저장된 데이터를 직렬로 출력하는 시리얼 데이터 레지스터로 구성된다. M〉3인 경우, 서로 결합된 입력과 출력을 갖는 N시프트 레지스터(n⁰내지 n^m)가 제공되는 것이 특징이며, N〉1인 경우, 상기 각각의 N시프트 레지스터를 n=(2^M/N)비트의 데이터를 저장할 수 있게 배열된다.

상기 한 개의 N시프트 레지스터는 클럭 신호에 응답해서 그 내용을 시프트할 수 있게 배열되며 남아 있는 각각의 N-1 시프트 레지스터는 이전의 시프트 레지스터의 최상위 비트로부터 얻어진 시프트 클럭 신호에 응답해서 그 내용을 시프트 할 수 있게 배열된다.

여기서 디코더는 상기 N레지스터내의 다수의 데이터 비트를 내부 어드레스로서 병렬로 수신할 수 있게 배열된다.

상기 디코더는 내부 어드레스에 기초해서 출력될 시리얼 데이터 레지스터내에 저장된 다수의 비트중 하나를 지정하기 위해서 상기 시리얼 데이터 레지스터에 결합된다. 따라서 본 발명의 실시예가, 상기된 문제가 제거된 신규하고 유용한 반도체 메모리를 제공할 수 있다는 것은 명백할 것이다.

또한 액세스 회로가 반도체 메모리의 칩내에서 차지하는 영역을 감소시키는 것이 가능하며 반도체 메모리의 동작속도를 개선하는 것이 가능하다.

본 발명의 실시예는 용장 어드레스 신호를 발생시키는 용장 어드레스 발생수단 및 어드레스신호와 용장 어드레스 신호가 일치할 때 메모리셀 어레이내의 용장 메모리 셀을 활성화시키기 위해 용장 스위치 신호를 제1디코더 수단에 공급하는 용장 판별회로로 구성되는 상기 타입의 반도체 메모리를 또한 제공할 수 있다.

용장 어드레스 발생수단은 발생될 용장 어드레스 신호에 따라 선택적으로 용해되고 절단되는 용장 퓨즈를 포함하며, 용장 퓨즈는 레지스터 그룹의 각 출력신호에 대하여 그룹을 이루게 된다.

용장 어드레스 신호를 결정할 때 용해되고 절단될 필요가 있는 용장 퓨즈의 수를 상당히 감소시키는 것이 가능하다. 그리하여, 용장 어드레스를 프로그램할 때 프로그램 효과를 향상시키고 반도체 메모리의 동작 안정성도 물론 향상시키는 것이 가능하다.

본 발명의 다른 목적과 특징은 다음 첨부도면과 참고하여 볼 때 다음 상세한 설명으로부터 명백하게 될 것이다.

첫째, 제 3 도를 참조하여 본 발명에 따라 반도체 메모리의 동작원리를 기술하겠다. 제 3 도에서 보여준 반도체 메모리는 일반적으로 RAM의 메모리 셀 어레이(10), 메모리 셀 어레이(10)의 한 워드에 대응하는 수 많은 비트 셀로 구성되는 시리얼 데이터 레지스터(11), 디코더(12), 레지스터 그룹(13), 시프트 수단(14), 전송 수단(15)으로 구성된다.

디코더(12)는 n-진(進)어드레스 신호(이후로 내부 어드레스 신호로 언급함)를 디코우드하여 시리얼 데이터 레지스터(11)의 각 비트 셀을 액세스하며, 여기서 n은 1보다 큰 정수이다. 예를 들면 n은 편의상 8로 선택된다.

레지스터 그룹(13)은 다수의 시프트 레지스터(n⁰, n¹, …,n^m)로 구성되며 각 시프트 레지스터(n¹)은 한 루프를 형성하기 위하여 결합된 n개의 레지스터(나타나지 않음)을 가지며, 여기서 i=0,1…,m이다.

시프트 수단(14)은 소정의 클록 신호(CK)에 반응하여 최하위 디지트에 대응하는 시프트 레지스터(n⁰)의 내용을 시프트 한다.

전송수단(15)은 최하위 디지트에 대응하는 시프트 레지스터(n³)로부터 최상위 디지트에 대응하는 시프트 레지스터(n^j+1)까지 캐리(carry) 신호를 전송한다.

시프트 수단(14)은 클록 신호(CK)가 수신될 때마다 제 4 도에서 보여준 바와 같이 시프트 레지스터(n⁰)의 내용을 시프트 한다.

캐리 신호가 시프트 레지스터(n¹)로부터 발생될 때, 시프트 레지스터(n¹)의 내용은 제 5a 도에서 보여준 바와 같이 한 비트 만큼 시프트된다.

캐리 신호가 시프트 레지스터(n¹)로부터 발생될 때, 다음 최상위 디지트에 대응하는 시프트 레지스터(n²)의 내용은 유사하게 한 비트 만큼 이동된다.

최상위 디지트에 대응하는 시프트 레지스터의 내용은 유사한 방법으로 연속적으로 시프트되어 최상위 디지트에 대응하는 시프트 레지스터(n^m)의 내용이 마침내 시프트 된다. 달리 말하면, 시프트 레지스터(n⁰)가 "0"부터 "7"까지 카운트하여 카운트가 "0"으로 되돌아올 때, 시프트 레지스터(n¹)의 카운트는 "1"이 되며 캐리신호는 이러한 동작이 8번 반복되면 이러한 시프트 레지스터(n¹)로부터 발생한다.

따라서, 3-디지트 8진 데이터는 레지스터 그룹(13)으로부터 출력되며 내부 어드레스 신호로써 디코더(12)에 공급된다.

그 결과, n이 8과 같게 되고 내부 어드레스 신호가 3개의 디지트를 가질 때, 레지스터그룹(13)을 구성하는 레지스터의 수는 24(8×3=24)개가 된다.

그리하여 본 발명이 512×512 메모리 셀의 어레이를 가진 RAM으로 구성되는 시리얼 액세스 메모리에 응용될 때, 제 1 도 참조하여 전술한 제1종래 방법에서는 요구된 512개의 레지스터와 비교하면 레지스터의 수를 상당히 감소시키는 것이 가능하다. 그러므로, 레지스터가 칩내에서 차지하는 영역을 상당히 감소시키는 것이 가능하다.

더욱이, 제 2 도와 참조하여 전술한 제2종래 방법과 비교하면, 프리디코더를 제공하는 것이 불필요하다.

이러한 이유 때문에, 프리디코더의 동작 시간에 대응하는 양만큼 동작속도를 증가하는 것이 가능하다.

제 5b 도는 시리얼 데이터 레지스터(11)가 512개의 비트를 가지며 디코더(12)는 NAND 게이트(DEC0 내지 DEC511)로 구성되는 경우에 대한 레지스터 그룹의 주요부를 보여준다. 시리얼 데이터 레지스터(11)의 임의의 위치에 한 비트를 액세스하기 위하여, 시프트 레지스터 그룹(13)의 초기값을 설정하는 것이 필요하다.

상기된 경우에, 3-디지트 8진 코우드가 시프트 그룹(13)에 설정된다.

이 3-디지트 8진 코우드는 외부 2진 어드레스를 프리디코드 함으로써 얻을 수 있다. 예를 들면, 8-비트 신호는 3-비트 2진 어드레스(A₀내지 A₂)를 프리디코드함으로써 얻어지며 이 8-비트신호는 시프트 레지스터(n⁰)에 공급된다.

8-비트 신호가 3-비트 2진 어드레스(A₀내지 A₂)를 프리디코드함으로써 얻어지며 이 8-비트 신호는 시프트 레지스터(n⁰)에 공급된다.

8-비트 신호가 3-비트 2진 어드레스(A₃내지 A₅)를 프리디코드함으로써 얻어지며 시프트 레지스터(n¹)에 공급된다.

3-비트 2진 어드레스(A₆내지 A₈)를 프리디코드함으로써 얻어지며 8-비트 신호는 시프트 레지스터(n²)에 공급된다.

다음은, 제 6 도 내지 제 7 도를 참조하여, 본 발명에 따른 반도체 메모리의 제1실시예를 설명하겠다.

이 실시예에서, 본 발명은 512×4 비트를 가지는 이중 포트 메모리에 응용된다.

제 6 도에서, 이중 포트 메모리(20)은 RAM과 SAM으로 구성된다.

RAM은 4세트의 입력/출력버퍼(21a 내지 21d), 컬럼 디코더(22a 내지 22d), 센스 증폭기 및 입력/출력 게이트(23a 내지 23d), 메모리 셀 어레이(24a 내지 24d)로 구성된다. RAM은 컬럼 프리디코더(25) 및 로우 프리디코더(26)를 포함하는 어드레스 버퍼(27) 및 로우 디코더(28)를 부가적으로 더 구성된다.

반면, SAM은 4세트의 시리얼 데이티 레지스터(29a 내지 29d), 시리얼 액세스 회로(30a 내지 30d) 및 시리얼 입력/출력버퍼(31a 내지 31d)로 구성된다. SAM은 클록 발생기(32), 리프레쉬 어드레스 카운터(33), 기입클록 발생기(34) 및 전송제어기(35)를 부가적으로 더 구성된다.

제 6 도에는 로우 어드레스 스트로브 신호를 나타내며,컬럼 어드레스 스트로브 신호를 나타내며,는 마스크 모우드 인에이블/기입 인에이블 신호를 나타내며,는 전송 인에이블/출력 인에이블 신호를 나타내며,는 시리얼 포트 인에이블 신호를 나타내며, SAS는 시리얼 액세스 스트로브 신호를 나타내며,내지 MD₃/DQ₃는 마스크 데이터 또는 랜덤 입력/출력 데이터를 나타내며, SD₀/SD₃는 시리얼 입력/출력 데이터를 나타내며, A₀내지 A₃는 외부 액세스 신호를 나타낸다.

시리얼 액세스 회로(30a 내지 30d)는 본 실시예의 주요부를 구성한다. 제 7 도는 시리얼 액세스 회로(30b, 30c 및 3d)와 동일한 구조를 가지는 시리얼 액세스 회(30a)의 주요부의 한 실시예를 보여준다.

편의상, 이하에서는 n은 8과 동일하며 내부 어드레스는 디지트(n⁰, n¹,n²)를 가지는 3-디지트 8진수로 기술된다고 가정하자.

더욱이, 디지트n⁰(8⁰)는 A-시스템에 의해 처리되며, 디지트n¹(8¹)는 B-시스템에 의해 처리되며, 디지트n²(8²)는 C-시스템에 의해 처리된다.

SAS신호는 파형 회로(40)에서 파형에 종속되며 마스터 클록신호(CLKM)로써 타이밍 회로(41)에 공급된다.

타이밍 회로(41)는 시프트 수단(14) 및 전송 수단(15)의 기능을 가진다.

타이밍 회로(40)는 7개의 인버터(42 내지 48) 및 NAND 게이트(49)로 구성된다.

타이밍 회로(40)는 마스터 클록 신호(CLKM)와 같은 주기를 가지는 클록 신호(CLKA) 및 클록 신호(CLKA)의 반전를 발생한다.

캐리 신호(CRY)가 타이밍 회로(40)에 인가될 때 클록 신호(CLKM) 및 그 반전신호는 캐리 신호(CRY)에 의해 결정된 타이밍을 가지고 발생된다. 시프트 레지스터(50)는 n(이 경우에 n=8)개의 카운터(50a 내지 50h) 및 캐리 발생회로(50i)로 구성된다.

제 7 도에서 보여준 시프트(50)는 A-시스템의 어드레스 카운터(즉, 디지트 n⁰에 대하여 어드레스 카운터)를 구성한다.

제 8 도는 제 7 도에서 보여준 A-시스템 시프트 레지스터(50)의 주요부의 한 실시예를 보여준다.

카운터(50a 내지 50h)는 루프를 형성하기 위하여 결합된다.

달리 말하면, 각 카운터의 카운터 출력(Co)은 다음 스테이지의 카운터의 카운터 출력(Ci)에 연결된다.

카운터(50a)의 카운터 출력(Co)은 카운터(50b)의 카운터 입력(Ci)에 연결되고, 카운터(50b)의 카운터 출력(Co)은 카운터 입력(Ci)에 연결되고,...카운터(50g)의 카운터 출력(Co)은 카운터(50h)의 카운터 입력(Ci)에 연결되고, 카운터(50h)의 카운터 출력(Co)은 카운터 입력(50a)의 카운터 입력(Ci)에 연결된다.

카운터(50a 내지 50h)의 카운터 출력(Co)으로부터 얻은 데이터(QA0 내지 QA7)는 8진 내부 어드레스의 디지트 n⁰(즉, 8⁰)와 대응한다.

데이터(QA0 내지 QA7)는 B-시스템 및 C-시스템으로부터 출력되고 각각 디지트(n¹및 n²) (즉, 8¹및 8²)에 대응하는 데이터를 가지고 액세스 회로(30a 내지 30d)내에 포함되는 디코더(나타나지 않음)에 공급되어 시리얼 데이터 레지스터(29a 내지 29d)를 액세스하는데 이용된다.

카운터(50a 내지 50h)의 카운터 입력(Ci′)에 인가된 데이터(RA0 내지 RA7)는 컬럼 프리디코더(25)로부터 수신된 8진 컬럼 어드레스 신호이며,이 8진 어드레스 신호는 카운터(50a 내지 50h)에 대해 초기 어드레스로써 이용된다.

ADSET 및는 각각 초기 어드레스 세트 신호를 나타내며, 데이터(RA0 내지 RA7)는 초기 어드레스 세트 신호(ADSET)가 하이레벨을 가지며 초기 어드레스 세트 신호()가 로우 레벨을 가질 때 대응 카운터(50a 내지 50h)내에서 설정된다.

제 9 도는 상기된 디코더의 주요부 및 그 관련 부분을 보여준다. 디코더(12)는 액세스 회로(30a 내지 30d)내에 포함되고 디코더 부분(DEC1, DEC2)등으로 구성된다.

디코더 부분(DEC1,DEC2)등은 레지스터 그룹(13)의 소정 출력을 수신하는 NAND게이트(500) 및 NAND 게이트(500)의 출력을 변환하기 위한 인버어터(501)로 구성된다. 각 디코더 부분은 레지스터 그룹(13)의 A-시스템, B-시스템 및 C-시스템 시프트 레지스터의 각각으로부터 출력을 수신한다.

예를 들면, 디코더 부분(DEC1)은 A-시스템, B-시스템, C-시스템 시프트 레지스터(50)의 각각으로부터 출력된 데이터(QA0)를 수신한다.

제 10 도는 카운터(50a 및 50c 내지 50h)와 동일한 구조를 가지는 카운터(50b)의 한 실시예를 보여준다.

카운터(50b)는 두 개의 p-채널 트랜지스터(60 및 61)와 하나의 토템 폴 접속을 하는 두 개의 n-채널 트랜지스터(62)를 포함하는 제1게이트(64), 두 개의 p-채널 트랜지스터(65 및 66)와 하나의 토템 폴 접속을 하는 두 개의 n-채널 트랜지스터 (67 및 68)를 포함하는 제2게이트(69) 및 4개의 p-채널 트랜지스터(70 내지 73)와 4개의 n-채널 트랜지스터(74 내지 77)로 구성된다.

제 1 게이트(64)는 초기 어드레스 세트 신호 ()가 로우 레벨을 가지며 초기 어드레스 세트 신호 ()가 하이 레벨을 가질 때, 컬럼 어드레스 신호의 데이터(RA1)를 기록하며 슬레이브측 플립-플롭(78)은 클록 신호 ()가 하이 레벨부터 로우 레벨까지 변화할 때(즉 클록 신호(CLKA)가 로우 레벨로부터 하이 레벨로 변화될 때), 기록 데이터(RA1)를 래치한다.

카운터(50b)는, 두 개의 p-채널 트랜지스터(79 및 80)와 토템 폴 접속을 하는 두 개의 n-채널 트랜지스터(81 및 82)를 포함하는 제3게이트(83), 및 3개의 p-채널 트랜지스터(84 내지 86)와 3개의 n-채널 트랜지스터(87 내지 89)를 포함하는 마스터측 플립-플롭(90)을 더 포함한다.

클록신호(CLKA)가 로우 레벨로부터 하이 레벨까지 변화할 때(즉, 클록신호()가 하이 레벨로부터 로우 레벨까지 변화할 때), 제3게이트(83) 및 마스터측 플립-플롭(90)은 슬라이브측 플립-플롭(78)으로부터 데이터(RA1)를 래치하며 데이터(QA1)로서 래치된 데이터(RA1)를 출력한다.

제 11 도는 제 7 도에서 보여준 캐리 발생 회로(50i)의 한 실시예를 보여준다. 캐리 발생 회로(50i)는 제 10도에서 보여준 카운터(50b)와 동일한 제3게이트(83) 및 마스터측 플립-플롭(90)으로 구성된다.

캐리 발생 회로(50i)는 한 클록에 의하여 카운터(50h)로부터 수신된 데이터(QA7)를 지연하며 캐리 신호(CRY)로써 지연된 데이터(QA7)를 출력한다.

제 12 도는 용장 어드레스 스위칭 회로의 한 실시예의 주요부를 보여주며, 제 13a 도 내지 제 13j 도는 용장 어드레스 스위칭 회로의 동작을 설명하기 위한 타이밍도이다. 제 12 도에서, 카운터(50a 및 50b)의 출력데이타(QA0 및 QA1)가 각각의 어드레스 증폭기(91a 및 91b)에 인가되고 각각의 용량 어드레스 전송 게이트(92a 및 92b)에 인가된다.

제 13a 도 및 제 13b 도는 각각 클록신호(CLKA 및)를 보여주며, 제 13c 도 및 제 13d 도는 각각 데이터(QA0 및 QA1)를 보여준다.

전송게이트(92a 및 92b)의 용장 어드레스, 즉 제 13e 도 및 제 13f 도에서 각각 보여준 소정 퓨즈 신호(퓨즈-a 및 퓨즈-b)는 하이레벨을 가지며, 하이-레벨 용장 어드레스에 대응하는 데이터(QA0 내지 QA1)는 각각의 전송게이트(92a 및 92b)를 통하여 패스된다.

패스된 데이터(QA0 내지 QA1)는 전송게이트(92a 및 92b)의 출력측에서 와이어된 OR로직 동작에 종속된다.

따라서, 데이터(QA0 및 QA1)중 하나(실제로, 데이터(QA0 내지 QA7)중 하나)가 하이레벨을 가질 때, A-시스템의 전송게이트의 출력측에서 제 13g 도에서 보여준 신호(RAD)의 레벨은 하이가 된다.

용장 어드레스 판별 회로(93)의 NAND 게이트는 A-시스템, B-시스템 및 C-시스템의 전송게이트의 출력측으로부터 각각 얻은 신호(RAD, RBD 및 RCD)로 NAND 동작을 실행한다. 제 13h 도는 신호(RBD 및 RCD)를 보여준다.

제 13i 도에서 보여준 NAND 게이트의 출력신호 (ROM)는 어드레스 증폭기(91a 및 91b)에 공급되고, 신호(QA0 내지 QA1)는 신호(ROM)가 로우 레벨일 때 대응 어드레스 증폭기(91a 및 91b)를 통하여 패스되는 것을 금하게 된다.

NAND 게이트의 출력신호 () 용장 어드레스 판별회로(93)의 인버터의 제 13j 도에서 보여준 신호(ROM)로 변환되며 메모리 셀 어레이(24a 내지 24d) (또는 10)중 하나에 용장 메모리 셀(나타나지 않음)을 작동하기 위한 신호로써 이용된다.

데이터(QA0 내지 QA7)의 한 비트만이 A-시스템, B-시스템 및 C-시스템의 각각에서 "1"이기 때문에, 와이어된 OR로직 동작은 A-시스템, B-시스템 및 C-시스템의 각각에 전송게이트(92a,92b)등의 출력 신호로 실행된다.

결과로써, A-시스템, B-시스템 및 C-시스템으로부터 신호(RAD,RBD 및 RCD)는 3개의 라인을 이용하여 용장 어드레스 판별회로(93)에 전송될 수 있다.

제 14a 도 내지 제 14i 도는 어드레스 설정을 위하여 제 10 도에서 보여준 카운터(50b)의 동작을 설명하기 위한 타이밍도이다.

제 14a 도 및 제 14b 도는 각각 클록 신호 (CLKA 및)를 보여주며, 제 14c 도는 데이터(RA1)를 보여준다.

제 14d 도에서 보여준 초기 어드레스 세트 신호(ADSET)가 로우 레벨에서 하이 레벨로 변화되고 제 14e 도에서 보여준 초기 어드레스 세트 신호(ADSET)가 하이 레벨에서 로우 레벨로 변화될 때, 이 경우에 하이 레벨을 가지는 데이터(RA1)는 제1게이트(64)를 통하여 패스되며 제 10 도에서 보여준 노우드에 나타낸다.

노우드에서 데이터(RA1)는 슬라이브측 플립-플롭(78)의 외부측의 노우드에 전송된다. 더욱이, 제3게이트(83)가 하이-레벨 클록신호(CLKA) 및 로우-레벨 클록 신호 () 때문에 개방될 때, 데이터(RA1)는 노우드에 나타나며 마스터측 플립-플롭(90)에 의해 래치된다.

제 14f 도, 제 14g 도 및 제 14h 도는 각각 노우드및 ,에서 신호를 보여준다.

이러한 어드레스 세팅동작은 데이터(RA0 및 RA2 내지 RA7)에 대하여 유사하게 실행되며, 시리얼 액세스의 초기 어드레스는 시프트 레지스터(50)의 카운터(50a 내지 50h)에 세트된다.

제 15a 도 내지 제 15j 도는 세트 초기 어드레스를 계산하기 위한 카운터(50b)의 동작을 설명하기 위한 타이밍도이다.

제 15a 도 및 제 15b 도는 각각 클록 신호(CLKA 및)를 보여주며, 제 15c 도는 데이터(RA1)를 보여준다.

제 15d 도에서 보여준 초기 어드레스 세트 신호(ADSET)가 로우 레벨에 고정되고 제 15e 도에서 보여준 초기 어드레스 세트 신호가 하이 레벨에 고정될 때, 이전 스테이지의 카운터(50a)로부터 제 15f 도에서 보여준 데이터(QA0)는, 클록 신호(CLKA)가 하이 레벨에서 로우 레벨까지 변화되고 클록신호()가 로우 레벨에서 하이 레벨까지 변화됨에 따라 슬라이브측 플립-플롭(78)에 의하여 래치된다.

제 15g 도, 제 15h 도 및 제 15i 도는 각각 노우드및 ,에서 신호 레벨을 보여준다.

데이터(QA0)는 클록 신호(CLKA 및)가 로직 레벨의 변화를 받아 제 15j 도에서 보여준 데이터(QA1)로서 출력된다.

달리 말하면, 초기 어드레스(RA1)는 클록 신호(CLKA 및)의 매 주기동안 카운트업된다.

제 16a 도 내지 제 16g 도는 제 11 도에서 보여준 캐리 발생회로(50i)의 동작을 설명하기 위한 타이밍도이다.

제 16a 도는 마스터 클록 신호(CLKM)를 보여주며, 제 16b 도 및 제 16c 도는 각각 클록 신호(CLKA 및)를 보여준다.

제 16e 도에서 보여준 캐리 신호(CRY)는 최종 스테이지에서 카운터(50h)로부터 출력되는 제 16d 도에서 보여준 데이터(QA7)의 레벨이 하이로 되고 다음 클록 신호(CLKA 및)가 수신될 때 캐리 발생회로(50i)로부터 발생된다.

캐리신호(CRY)는 클록 신호(CLKA 및)와 동기를 가지는 제 16f 도 및 제 16g 도에서 각각 보여준 클록 신호(CLKB 및)를 출력하는 타이밍 회로(41)에 인가된다. 제 17g 도 내지 제 17n 도에서 보여준 바와 같이, 카운터(50a 내지 50h)의 모든 출력(QA0 내지 QA7)은 클록 신호(CLKA 및)에 응답하여 일비트 만큼씩 연속적으로 시프트되며 이러한 시프트하는 동작은 주기적으로 실행된다.

제 17a 도 내지 제 17b 도는 각각 클록 신호(CLKA 및)를 보여주며, 제 17c 도는 데이터(RA0)를 보여주며, 제 17d 도는 데이터(RA1 내지 RA7)를 보여주며, 제 17e 도 및 제 17f 도는 각각 초기 어드레스 세트 신호(ADSET 및)를 보여준다. 제 17a 도 내지 제 17n 도는 데이터(RA0)만이 하이 레벨을 가질 경우를 보여주며, 이러한 경우에, 데이터(RA0)의 레벨을 하이가 되며 초기 어드레스는 초기 어드레스 세트 신호(ADSET 및)의 레벨이 각각 하이 및 로우가 될 때에 세트된다. 예를 들면, 데이터(RA1)만이 하이 레벨을 가질 때, 데이터(QA1)가 초기 어드레스로써 세트된다.

이 실시예에 따라, 8개의 카운터(50a 내지 50h)는 루프를 형성하기 위하여 연결되어 시프트 레지스터(50)를 구성하고, 레지스터 그룹은 8진 내부 어드레스의 디지트(8⁰, 8¹및 8²)에 각각 대응하는 3개의 시프트 레지스터(50)로 형성된다.

더욱이, 타이밍회로(41)는, 소정 클록 신호에 대응하는 SAS 신호와 동기를 가지는 마스터 클록 신호에 따라 최하위 디지트의 시프트 레지스터의 내용을 시프트하는 시프트 수단(14)으로써 제공된다.

이 타이밍 회로(41)는 또한 시프트 레지스터(50)의 최하위 디지트로부터 시프트 레지스터(50)의 최상위 디지트까지의 수신하는 캐리 신호(CRY)를 전송하는 기능을 가진다. 그리하여, A-시스템 시프트 레지스터(50)로부터 출력된 출력(QA0 내지 QA7), B-시스템 시프트 레지스터(50)로부터 출력된 출력(QA0 내지 QA7), C-시스템 시프트 레지스터(50)로부터 출력된 출력(QA0 내지 QA7)은 각각 8진 내부 어드레스의 디지트에 대응하며, 시리얼 데이터 레지스터(29a 내지 29d)를 액세스하도록 내부 어드레스 신호로써 디코더(나타나지 않음)에 출력된다. 결과로, 다음 효과를 얻을 수 있다.

(I) 3개의 시프트 레지스터(50)를 구성하고 카운터(50a 내지 50h)의 총수는 24(3×n=3×8=24)개이다.

레지스터의 수는, 512개의 레지스터가 512×512 메모리 셀로 구성되는 RAM의 경우에 요구되는 제 1 도와 참고하여 전술한 제1종래 방법과 비교하면 매우 감소된다. 이러한 이유 때문에, 시리얼 액세스 회로(30a 내지 30d)가 칩내에 차지하는 영역을 상당히 감소시키는 것이 가능하다.

다음 표(1)는 영역 항으로 본 실시예와 제1종래 방법을 보여준다.

[표 1]

표(1)에서 보는 바와 같이, 본 실시예에서 시리얼 액세스 회로에 의해 차지된 영역은 제1종래 방법과 비교하면 55%로 감소될 수 있으며, 본 실시예에서 전체 칩에 의해 차지된 영역은 제1종래 방법과 비교하면 86%로 감소될 수 있다.

수율(y)은, 결함에 민감한 영역을 S로, 결함 밀도를 D로 표시하면 다음 공식(1)으로부터 얻을 수 있다.

Y=e^-SD……………………………………… (1)

수율(Y)이 요구된 칩 영역에서 적은 감소로 지수적으로 균일하게 향상됨을 공식(1)으로부터 알 수 있으며, 따라서 제조 비용을 감소시키는 것이 가능하다.

다음 표(2)는 수율과 제조 비용의 항으로 본 실시예와 제1종래 방법의 비교를 보여준다.

[표 2]

(Ⅱ) 3개의 시프터 레지스터(50)로부터 얻은 어드레스 신호가 8진 데이터 신호이기 때문에, 어드레스 신호가 프리 디코더를 통하여 패스된다면 이 신호는 실제로 동일하다. 따라서, 본 실시예는 제 2 도를 참고하여 전술한 제2종래 방법의 경우와 같이 액세스 회로에 대하여 분명하게 프리디코더를 요구하지 않는다.

결과로, 프리디코더의 동작 시간에 대응하는 시간 만큼 회로의 동작 시간을 감소시키는 것이 가능하여 전체적으로 회로의 동작 시간을 향상할 수 있다.

다음 표(3)는 억세스 시간 항으로 본 실시예와 제2종래 방법의 비교를 보여준다.

[표 3]

프리디코우더는 억세스 시간의 20%를 줄여서 본 실시예에서 제2종래 방법과 비교하면 80%로 억세스 시간을 단축시킬 수 있다.

지금까지 기술된 실시예에서, n=8 및 3-디지트 8진수는 내부 어드레스 신호의 예로써 취해진다.

그러나 n은 2배수인 가령 n=16으로 설정될 수도 있으며, 내부 어드레스 신호의 디지트 수는 3개로 제한되지 않는다.

더욱이, RAM과 SAM은 물론 512×4비트 장치로 제한되지 않는다.

일반적으로, 반도체 메모리의 메모리 용량이 증가되고 설계 규칙이 엄격해짐에 따라, 생산된 반도체 메모리안에 나타나는 결함 셀의 확률은 커지며 수율도 떨어진다. 그리하여, 통상의 메모리 셀 어레이뿐만 아니라, 용장 메모리 셀어레이는 결함 셀을 포함하는 통상 메모리 셀 어레이의 일부 대신에 용장 메모리 셀 어레이를 이용함으로써 수율의 저하를 피하기 위하여 칩내에 구비된다.

결함 셀을 표시하는 용장 어드레스는 칩내에 사전 프로그래밍된다. 이런 사전 프로그래밍은 다수의 용량 퓨즈를 선택적으로 용융하여 만들어 진다. 이러한 방법으로 결함 셀로 사전 프로그래밍되는 종래 반도체 메모리는 외부 어드레스의 많은 양의 비트에 해당하는 용장 퓨즈로 구성된다.

예를 들면, 8개의 용장 퓨즈는 1-바이트 외부 어드레스 경우에 구비된다. 용장 퓨즈는 결함 셀의 어드레스에 따라 용융된다.

각 퓨즈의 용융/비용융 상태로 기술되는 용장 어드레스(2진 데이터)는, 용장 메모리 셀 어레이가 결함 셀을 포함하는 통상 메모리 셀 어레이의 일부를 대신하여 이용되는 지의 여부를 결정하기 위하여 외부 어드레스와 비교된다.

그러나, 종래 반도체 메모리에서 이용된 용장 어드레스는 2진 어드레스이다. 이러한 이유 때문에, 결함 셀이 최대 어드레스 값을 가지는 어드레스에 위치될 때, 모든 용장 퓨즈를 용융하는 성가신 동작을 실행할 필요가 있다는 문제가 생긴다.

반면, 용융된 용장 퓨즈의 수가 증가함에 따라, 소위 그로우-백 현상 때문에 재접속하는 용장 퓨즈의 확률은 증가된다. 그로우 백이 일어날 때에, 용장 어드레스와 외부 어드레스의 비교 결과는 에러(error)가 되며 반도체 메모리의 동작 안정성은 떨어진다는 문제가 생기게 된다.

다음은, 제 18 도 및 제 19 도를 참조하여, 이러한 문제가 제거된 본 발명에 따라 반도체 메모리의 제2실시예가 기술될 것이다.

제 18 도에서 프리디코더(101)는 2진 데이터와 다른 n-진 데이터(이하로 내부 어드레스로 언급함)로 2진 표시로 기술되는 외부 어드레스를 디코우드한다.

n-진 데이터의 각 디지트(n⁰내지 n^m)에 대하여 그룹이 이루어진 다수의 어드레스 버스(B₁내지 B_m)는 프리디코더(101)의 외부측에 접속된다.

어드레스 버스(B₁내지 B_m)는 디코더(102) 및 용장 판별 회로(103)에 접속된다.

n-진 데이터를 편의상 8진수로 가정할 때, 각각의 어드레스 버스(B₁내지 B_m)의 수는 8개이다. 더욱이, 외부 어드레스가 8-비트 2진(1-바이트) 데이터일 때, m=3 즉 3개의 어드레스 버스(B₁내지 B₃)가 있다.

이것은 1-바이트로 기술되는 최대 수는 1×2⁷+1×2⁶=255이기 때문이며 최대수 255는 8×8²+8×8¹…+8×8⁰=255이기 때문에 3-디지트 8진 데이터로 만족할 만하게 기술될 수 있다.

용장 판별회로(103)는 용장 어드레스와 어드레스 버스(B₁내지 B_m)를 거쳐 수신되며 두 어드레스가 일치할 때 용장 스위치 번호(S₁내지 S₂)를 출력하는 내부 어드레스를 비교한다.

용장 스위치 신호(S₁)는 이것에 응답하여 동작하며 메모리 셀 어레이(105)내에 용장 메모리(105a)에 접속되는 워드 라인이나 또는 비트 라인을 액티브하게 하는 용장 드라이버(104)에 공급된다.

더욱이, 용장 스위치 신호(S₂)는 내부 어드레스를 디코드하는 디코더(102)로부터 디코드된 결과에 따라 통상적으로 동작하는 통상 드라이버(106)에 공급된다.

통상 드라이버(106)는 메모리 셀 어레이(105)내에 통상 메모리 셀(105b)에 접속되는 다수의 워드 라인 및 비트 라인중 하나를 액티브하게 하나, 통상 드라이버(106)는 용장 스위치 신호(S₂)가 수신될 때 워드 라인이나 비트라인을 액티브하게 하는 이러한 동작을 멈추게 한다.

용장 퓨즈 그룹(108)은 어드레스 버스(B₁내지 B_m)와 대응하는 용장 퓨즈 서어브 그룹(F₁내지 F_m)으로 구성된다.

각각 용장 퓨즈 서어브 그룹(F₁내지 F_m)의 용장 퓨즈의 수는 각각의 어드레스 버스(B₁내지 B_m)의 라인의 수와 같다.

달리 말하면, n=8일 때, 각각의 용량 퓨즈 서어브 그룹(F₁내지 F_m)에 8개의 용장 퓨즈(F)가 있다.

용장 퓨즈 그룹(108)내의 각 용장 퓨즈(F)의 상태, 즉, 각 용장 퓨즈(F)의 용융/비용융 상태로 기술되는 용장 어드레스는 용장 어드레스 버스(A₁내지 A_m)를 거쳐 용장 판별 회로(103)에 공급된다.

용장 어드레스 버스(A₁내지 A_m)의 수와 그 각각의 용장 어드레스 버스(A₁내지 A_m)의 라인 수는 어드레스 버스(B₁내지 B_m)의 수와 동일하다.

제 19 도는 한 비트에 대하여 용장 퓨즈 그룹(108)내에 퓨즈 회로의 한 실시예를 보여준다.

본 퓨즈 회로에서, 외부 어드레스로부터 발생되는 절단 신호는 트랜지스터(T₁)에 인가되고 용장 퓨즈(F)에 절단 전류(i)가 흐르도록 트랜지스터(T₁)를 ON시킨다. 용장 퓨즈(F)는 절단전류(i)가 흐를 때 용융되어 절단된다.

용장 퓨즈(F)가 용융되어 절단될 때, 노우드(A)에서 신호 레벨은 로우가 된다. 그러나 한편, 용장 퓨즈(F)의 용융되지 않을 때, 노우드(A)에서 신호 레벨은 하이(즉, 전원 전압(Vcc))가 된다.

용장 퓨즈(F)가 스테이지에 따라 프로그램되는 데이터 "하이" 또는 "로우"는 인버어터(INV)를 통하여 패스되고 용장 어드레스의 한 비트로써 출력된다.

예를 들면, 외부 어드레스가 "11111111₂"일때(여기서 첨자 "2"는 2진수로 표시함), 프리디코더(101)는 외부 어드레스를 내부 어드레스"377₈"(여기서 첨자 "8"은 8진수를 표시함)으로 변한다.

다시 말하면,"377₈"=3×8²+7×8¹+7×8⁰, 이며 3개의 디지트(8⁰, 8¹및 8²)에 의해 그룹을 이루는 내부 어드레스 디코더(102)에 디코드된다.

통상 메모리 셀(105b)에 접속되는 한 워드 라인 또는 한 비트 라인은 디코더(102)로부터 디코드된 결과에 따라 선택된다.

결함 메모리 셀이 선택 워드 라인이나 비트 라인에 접속될 때, 이 결함 메모리 셀의 어드레스는 용장 어드레스로써 사전 프로그래밍된다. 이런 사전 프로그래밍은 다음과 같이 실행된다.

즉, 결함 메모리 셀의 내부 어드레스가 "377₈"인 경우에, "377₈"의 최상위 디지트 "3"에 대응하는 용장 퓨즈의 한 용장 퓨즈(F)가 용융되고, "377₈"의 다음 최상위 디지트에 대응하는 용장 퓨즈 서어브 그룹(F2)의 한 용장 퓨즈(F)가 용융되고, 또, "377₈"의 최하위 디지트 "7"에 대응하는 용장 퓨즈 서어부 그룹(F3)의 한 용장 퓨즈(F)가 용융된다.

용장 어드레스 버스(A₁내지 A_m)를 거쳐 용장 판별 회로(103)에 공급되는 용장 어드레스는 상기 언급된 내부 어드레스와 동일한 "377₈"이 되며, 그리하여 용장 판별 회로(103)에서 어드레스 일치를 검출하는 것이 가능하다.

결과로, 용장 스위치 신호(S₁및 S₂)는 용장 판별 회로(103)로부터 출력되며 용장 메모리(105a)은 결함 메모리 셀을 대신하여 선택된다.

본 실시예에 따라, 용장 어드레스는 프리디코더(101)에서 2진 데이터로부터 n-진 데이터까지 변환되는 내부 어드레스와 일치하여 발생된다.

이러한 이유 때문에, 용융되어 절단될 필요가 있는 용장 퓨즈(F)의 수는 용장 퓨즈를 용융하여 절단되는 동작을 간단히 하여 동작 효율을 물론 증가시키는 것을 가능하게 하면서, n-진 데이터의 디지트 수로 감소될 수 있다.

더욱이, 그로우백 현상의 주파수는 용융되고 절단될 필요가 있는 용장 퓨즈(F)의 감소된 수 때문에 상당히 감소될 수 있으며, 그리하여 메모리의 동작 안정성을 증가시키는 것이 가능하다.

제2실시예의 개념은, 제1실시예와 같이 기술된 반도체 메모리의 종류를 포함하는 시리얼 액세스 메모리가 구비된 반도체 메모리에 유사하게 적용가능하다.

다음은 제 20 도 및 제 21 도를 참조하여, 본 발명에 따른 반도체 메모리의 제3실시예가 기술될 것이다.

제 20 도에서 반도체 메모리(110)는 RAM(111)과 SAM(112)로 구성된다. RAM(111)은 메모리 셀 어레이(113), 로우 디코더(114), 컬럼 디코더(115), 및 입력/출력 버퍼(116)를 포함한다. 로우 디코더(114)는 외부 로우 어드레스 신호를 디코우드하여 메모리 셀 어레이(113)의 한 워드 라인을 선택한다.

컬럼 디코더(115)는 외부 컬럼 어드레스 신호를 디코드하여 메모리 셀 어레이(113)의 한 비트 라인을 선택하며 선택 비트 라인을 거쳐서 메모리 셀 어레이(113)로 랜덤 데이터를 기입하고 그 메모리 셀 어레이(113)로부터 랜덤 데이터를 판독한다. 컬럼 디코더(115)는, 2진 데이터인 외부 컬럼 어드레스 신호를 n-진 데이터인 내부 어드레스 신호로 변환하기 위한 프리디코더(115a) 및 내부 어드레스 신호를 디코드하기 위한 디코드(15b)를 포함한다.

램덤 데이터는 입력/출력 버퍼(116)를 거쳐서 RAM(111)에 입출력된다.

반면, SAM(112)은 어드레스 카운터(117), 시리얼 데이터 레지스터(118), 디코더(119), 용장 어드레스 발생 회로(120), 용장 판별 회로(121), 및 입력/출력 버퍼(122)를 포함한다. 어드레스 카운터(117)는, 초기 값을 설정할 필요가 있을 때 프리디코더(115a)로부터 내부 어드레스 신호를 받아 넣어 초기 값으로부터 연속적으로 계산함으로써 시리얼 액세스 어드레스를 발생한다.

디코더(119)는 어드레스 카운터(117)로부터 수신되는 시리얼 액세스 어드레스를 디코드하여 데이터 레지스터(118)의 각 셀을 연속적으로 액세스하거나, 용장 스위치 신호(S₃)가 수신될 때 용량 메모리 셀을 액세스한다.

데이터 레지스터(118)는 메모리 셀 어레이(113)의 한 워드에 해당하는 많은 레지스터 셀로 구성되며, 데이터 레지스터(118)의 최소한 한 레지스터 셀은 용장셀로써 이용된다. 용장 판별 회로(121)는 어드레스 카운터(117)에 의해 발생된 용장 어드레스 및 용장 어드레스 발생회로(120)에 의해 발생되고 두 어드레스가 일치할 때 용장 스위치 신호(S₃)를 출력하는 용장 어드레스를 비교한다. 시리얼 데이터는 입력/출력 버퍼(122)를 거쳐 SAM(12)에 입출력된다.

제 21 도는 어드레스 카운터(117)의 한 실시예를 보여준다.

편의상 n-진 데이터는 3-디지트 8진 데이터로 가정한다.

어드레스 카운터(117)는 3개의 시프트 레지스터(117a, 117b 및 117c)로 구성된다. 시프트 레지스터(117a)는 내부 어드레스의 최하위 디지트(8⁰)와 대응하며, 시프트 레지스터(117b)는 내부 어드레스의 다음 최하위 디지트(8¹)에 대응하고, 시프트 레지스터(117c)는 내부 어드레스의 최상위 디지트(8²)에 대응한다.

시프트 레지스터(117a, 117b 및 117c)의 내용은 각각 그안에 한 개 "1"만 가지며, 세트"1"의 초기 위치는 내부 어드레스 신호에 의하여 결정된다.

시프트 레지스터(117a)의 내용은 클록 신호(CK)에 응답하여 제 21 도에서 우측으로 연속적으로 시프트되며, 시프팅 동작은 주기적으로 반복된다.

더욱이, 시프트 레지스터(117b, 117c)는 각각 처리 스테이지에 있고 최하위 디지트에 대응하는 시프트 레지스터로부터 수신되는 캐리 신호에 응답하여 시프팅 동작을 실행한다. 달리 말하면, 시프트 레지스터(117a, 117b 및 117c)의 내용이 내부 어드레스 신호에 따라 설정된 후, 시프트 레지스터(117a, 117b 및 117c)는 클록 신호(CK)에 응답하여 연속적으로 계산하는 3-디지트 시리얼 액세스 어드레스 신호(8⁰, 8¹및 8²)를 발생한다. 따라서, 시리얼 액세스 신호는 물론 내부 어드레스 신호와 유사하게 8진 데이터가 된다.

용장 어드레스가 시리얼 액세스 어드레스 신호와 일치하여 8진수로 프로그램될 때, 제2실시예와 유사하게 용융되어 절단될 필요가 있는 용장퓨즈의 수를 감소시키는 것이 가능하다.

즉, 본 실시예의 용장 어드레스 발생 회로(120)는 기본적으로 제2실시예의 용장 퓨즈 그룹(108)과 같은 개념을 사용한다.

더욱이, 본 발명은 이러한 실시예에 제한되지 않고, 다양한 변화와 변경이 본 발명의 범위를 벗어나지 않고 이루어질 수 있다.

Claims (6)

1. 메모리 셀 어레이로부터 병렬로 수신된 2^M비트의 데이터를 저장하며, 저장된 데이터를 직렬로 출력하는 시리얼 데이터 레지스터(11, 29a, 내지 29d, 118)로 구성되고 데이터를 직렬로 출력할 수 있게 배열된 반도체 메모리에 있어서, M〉3인 경우 서로 결합된 입력과 출력을 갖는 N시프트 레지스터(n⁰-n^m)가 제공되고, N〉1인 경우 상기 각각 N시프트 레지스터는 n=(2^M/N)비트의 데이터를 저장할 수 있게 배열되고, 상기 한 개의 N시프트 레지스터는 클럭신호에 응답해서 그 내용을 시프트할 수 있게 배열되며 남아 있는 각각의 N-1 시프트 레지스터는 이전의 시프트 레지스터의 최상위 비트로부터 얻어진 시프트 클럭 신호에 응답해서 그 내용을 시프트할 수 있게 배열되고, 상기 N시프트 레지스터내의 다수의 데이터 비트를 내부 어드레스로서 병렬로 수신할 수 있게 배열되는 디코더(12, 30a 내지 30d, 119)가 있게 되며, 상기 디코더는 내부 어드레스에 기초해서 출력될 시리얼 데이터 레지스터내에 저장된 다수의 비트중 하나를 지정하기 위해서 상기 시리얼 데이터 레지스터에 결합되며, 메모리 셀 어레이(10, 24a 내지 24d, 113)는 다수의 워드로서 배열된 다수의 메모리 셀을 포함하며, 각각의 워드는 대응하는 워드 라인에 의해서 어드레스가 지정될 수 있으며 워드의 대응 메모리 셀은 대응 비트라인에 의해서 어드레스가 지정될 수 있고, 상기 시리얼 데이터 레지스터(11,29a 내지 29d, 118)는 다수의 비트 라인의 수에 대응하는 다수의 비트 셀을 포함하며, 용장 어드레스 신호에 기초해서 상기 메모리 셀 어레이(10, 24a 내지 24d, 113)의 용장 메모리 셀을 활성화하는 용장 어드레스스위칭 회로(91 내지 93)가 제공되는 것을 특징으로 하는 반도체 메모리.
2. 제 1 항에 있어서, 상기 용장 어드레스 스위칭 회로(91 내지 93)는 용장 어드레스 신호와 상기 각각의 시프트 레지스터 출력 신호에 기초해서 용장 메모리 셀을 활성화하기 위해서 제1디코터 수단(12, 30a 내지 39d, 119)에 신호를 제공하는 용장 어드레스 판별회로(93)로 구성되는 것을 특징으로 하는 반도체 메모리.
3. 제 1 항에 있어서, 용장 어드레스 신호를 발생시키는 용장 어드레스 발생수단(120) 및 어드레스 신호가 용장 어드레스 신호와 일치될 때 상기 메모리 셀 어레이(10, 24a 내지 24d, 113)내의 용장 메모리 셀을 활성화하기 위해서 제1디코더 수단(12, 30a 내지 39d, 119)에 용장 스위치 신호를 제공하는 용장 판별 회로(121)가 제공되며, 상기 용장 어드레스 발생 수단은 발생된 용장 어드레스 신호에 따라 선택적으로 용해되고 절단되는 용장 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리.
4. 제 3 항에 있어서, 상기 용장 어드레스 발생 수단(120)의 용장 퓨즈는 상기 레지스터 그룹(13, 30a 내지 30d, 117)의 각 출력 신호에 대해 그룹을 이루는 것을 특징으로 하는 반도체 메모리.
5. 제 4 항에 있어서, N그룹의 용장 퓨즈가 있으며 각 그룹내의 용장 퓨즈의 수는 n인 것을 특징으로 하는 반도체 메모리.
6. 제 3 항 내지 제 5 항중 어느 한 항에 있어서, 용장 어드레스 발생 수단은 상기 용장 어드레스 신호로서 N디지트 n진 신호를 출력하는 것을 특징으로 하는 반도체 메모리.