JPH033049A - プロセスコントローラ単一メモリチップシャドー化技術 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、コンピュータ技術に関し、特定するとシャド
ー化メモリ部分を有する単一メモリチップを利用するた
めの新規にして改良された方法および装置に関する。

シャドー化は、アドレスフィールドを延長することなく
メモリの拡張を遂行できる方法である。

メモリチップ内の直接アドレス可能なメモリは、選択さ
れた結果を達成するのに使用されるプログラムに対する
コントローラコードな記憶するに十分であることが多い
、１例は、ボイラに対する蒸気温度のＰＩＤ制御のため
の制御プログラムである。しかしながら、コントローラ
は、グラフィックスや大規模のルックアップテーブルや
追加の機能性等ののための余分のメモリを必要とするこ
とがときどきある。もはやメモリが直接的にアドレスで
きなければ、残りはシャドー化されねばならない。

シャドー化は、普通、メモリチップの上部アドレス線を
制御するようにボートまたはラッチ上に若干のビットを
設定することによってなされる。

アドレス線の下部の組は、アドレスバスに結合された状
態のままである。メモリイネーブルは、マイクロプロセ
ッサアドレスが特定のフィールド内にあるときのみ選択
されるように設計される。このフィールドは、利用可能
なメモリアドレスマツプのどこへでも配置できる。しか
しながら、普通、高位ビット状態を使用するブレーク点
により、マツプ内のフィールド位置は規制される。フィ
ールド幅は、マイクロプロセッサアドレスバスに直接結
合される実際の低位メモリチップアドレス線の数により
限定される。シャドー化レベルの数は、ラッチまたはボ
ートにより設定される高位アドレスビットにより決定さ
れる。メモリチップの異なる領域にアクセスするために
は、ラッチされるビットは、どの領域がアクセスされる
べきかを指示するように設定されねばならない。

全メモリがシャドーされると、プログラムがどのシャド
ーレベルにあるか、そして次はどこへ行くべきかを追跡
するように、特別のソフトウェアルーチンが書かれねば
ならない。

追跡の他の方法は、２またはそれ以上の別個のメモリチ
ップを使用し、それらを制御メモリチップおよびシャド
ー化メモリチップに分類することである。このようにし
て、基本的シャドー化方法は容易に適用できる。

しかしながら、１つのみのチップの使用は、基本的シャ
ドー化技術の役立たない、この理由は、工業的プロセス
コントローラにおけるパワーアップないし始動または割
込み中、プログラムがどのレベルで動作しているかつい
て追跡するように特別の注意が払われない限り、メモリ
のすべてがシャドー化されたときからプログラムは逸脱
することがあるからである。

［課題を解決するための手段］ 本発明は、シャドー化されているメモリ部分を制御する
ためには、シャドー化されていない制御メモリを有する
ほうがよいという概念に基づく。

本発明は、両メモリが同じチップ上にあってさえこれを
可能にする。制御メモリは、つねにシャドー化メモリを
支配し、操作する割込みベクトル、割込みルーチンおよ
びパワーアップアルゴリズムのすべてを含む。

本発明の１つの目的は、主プログラム部および該主プロ
グラム部と使用できる複数の副次的プログラムを有する
プログラムを用いて、メモリチップより小さいアドレス
フィールド中にアドレス可能な単一のメモリチップを使
用してメモリをシャドー化する方法であって、メモリチ
ップの主メモリ領域に主プログラム部分を記憶し、メモ
リチップの別個のシャドー化されたメモリ領域に各副次
的プログラム部分を記憶し、主メモリ領域を受け入れる
に十分大きいアドレスフィールドの主アドレススペース
を主メモリ領域に割り当て、一時にシャドー化メモリ領
域の１つのみを受け入れるに十分大きいアドレスフィー
ルドの単一の副次的スペースを、各シャドー化メモリ領
域に割り当て、一時に副次的メモリ領域の１つを副次的
アドレススペースにラッチし、割込みの際活動している
プログラム内の点に拘りなく、割込みが、つねに主メモ
リ割込み部分からプログラムに戻るように主プログラム
部分内のプログラムを中断するための割込み手段を提供
することを含むメモリシャドー方法を提供することであ
る。

本発明の他の目的は、シャドー化メモリを確立し使用す
るための設計が簡単で製造が経済的な方法および装置を
提供することである。

［実施例］ 以下図面を参照して、本発明のこれらおよびその他の目
的および利点について説明する。

第２図は、例えばボイラからの水蒸気温度を制御する独
立のＰＩＤコントローラに対して使用できるマイクロプ
ロセッサ装置を例示するものである。装置は、メモリチ
ップ１０の主メモリ領域Ａ゛に記憶された主プログラム
制御装置と、メモリチップ１０の別個の副次的シャドー
化メモリ領域Ｂ°およびＢ”に各々記憶された複数の副
次的プログラム部分を使用する。副次的プログラム部分
は、例えば、コントローラに必要なサブプログラムまた
はサーモカップルルックアップテーブルとし得る。　マ
イクロプロセッサ２０は、低位アドレス線１２および高
位アドレス線１４．１５ならびに中間論理手段または要
素１６を介してメモリチップ１０に接続される。各アド
レス位置は、例えば、１４本の低位アドレス線および２
本の高位アドレス線を有する１６ビツトワードとし得る
。−例として、メモリチップｌＯは、ＥＰＲＯＭ（イレ
ーザブルプログラマブルリードオンリーメモリー）とし
得る。単一のメモリチップ１０がマイクロプロセッサ２
０により提供される利用可能なアドレスフィールド２２
より相当大きくてさえ、本発明に従うと、メモリ領域Ｂ
’　、Ｂ“が一時に１つアクセスされる限り、これらメ
モリＢ°またはＢ”のいずれかの副次的プログラム部分
の各々にアクセスするのにシャドー化技術が利用できる
。

本発明においては、高位アドレス線を動作させる論理手
段１６を動作させるためラッチ１８の形式のラッチ手段
が設けられている。

メモリチップ１０に記憶されるプログラムは、命令を生
じ、これがデータバス３２を介してマイクロプロセッサ
２０に搬送帰還される。

第１図は、利用可能なアドレスペース２２が、メモリサ
イズをカバーするに十分大きくない状況を例示している
。第１図から、Ａ°内のメモリはアドレススペースＡに
嵌合できることが分かる。

しかしならがら、一方のメモリ（Ｂ’　またはＢ″のい
ずれか）しか、一時にアドレススペースＢを使用できな
い、それゆえ、Ｂ′およびＢ”メモリはアドレススペー
スＢ中にシャドーされねばならない、Ａｏを有するＡは
制御メモリであり、ＢｏおよびＢ”を有するＢはシャド
ー化メモリである。

コントローラが始動されるか割込みに達すると、コード
はＡ°メモリから実行される０割込みは、Ａｏから処理
されるから、現在プログラムがＡ’　　Ｂ’　またはＢ
“で動作していれば問題を生じない０例えば、いまプロ
グラムがへ°メモリで動作しており、そしてＢ“メモリ
からサブルーチンを呼ぼうと思えば、ラッチ１８にＢ“
メモリを設定することに対応するビットコードをまず書
き込む（第２図参照）、これにより、論理装置はセット
され、論理装置に対するマイクロプロセッサアドレス線
がシャドーメモリアクセスアドレスを表わすとき、ラッ
チされたビットコードをメモリチップアドレス線に通す
。

ここで、直ちにＢ“のサブルーチンにジャンプできる。

このサブルーチンで動作している間に、割込みを得ると
、割込みベクトルがＡｏのどこかを指し、処理される。

へ゛メモリはシャドーされていないことが思い起こされ
たい。心配すべきシャドーの問題なしにＢ“内の中止し
たところに直ちにの戻ることができる。Ｂ”内のサブル
ーチンが終れば、へ゛メモリのサブルーチンが開始され
たところに戻ることができる。

第２図は、論理装置がラッチおよびマイクロプロセッサ
の高位アドレスレベル線１４から入力を有することを示
している。論理装置１６の出力は、メモリチップのより
高位アドレス線１５に供給される０本発明では、マイク
ロプロセッサアドレス線の状態に基づいて、メモリチッ
プアドレス線がどんな信号を受信するかが決定される。

マイクロプロセッサアドレス線は、制御メモリ（第１図
のアドレススペースＡ）またはシャドー化メモリ（第１
図のアドレススペースＢ）へのアクセスがあるかどうか
を指令する。ここから、下記の機能を遂行するための結
合的論理を設定できる。

マイクロプロセッサアドレス線が制御メモリアクセスを
表わすときは、メモリに直行するマイクロプロセッサア
ドレス線の様相を呈する。マイクロプロセッサアドレス
線が被シャドーメモリアクセスを表わすときは、ラッチ
されたビットをメモリチップの高位アドレス線に送る。

各別個のアドレス線１５がこの機能をなすための論理装
置１６は次の形式を取るべきである。すなわち、［（制
御メモリアドレス）ＡＮＤ　（マイクロプロセッサアド
レス線１４）］ＯＲ［（制御メモリアクセスアドレスの
否定）ＡＮＤ　（ラッチ化シャドービット１８）］、　
　操作されねばならない各メモリチップアドレス線１５
は、それに向かう先行の論理回路をを有する。

アドレスマツプ２２ないの領域２４および２６は、利用
されない逆転された領域である。

始動またはその他の割込みの際、対応する割込みベクト
ルは、Ａメモリ領域に位置するアドレスを指し、完全に
Ａ°メモリから処理される。どの時点においても、割込
みルーチンはシャドー化メモリＢ°またはＢｏに入るこ
とを必要としない。

したがって、ＢｏまたはＢ°領領域いずれかに対して設
定されたラッチされたビットを変更することはない、そ
れゆえ、プログラムがＢｏから動作したならば、プログ
ラムはＢ”に戻る。それがＢｏから動作したならば、Ｂ
ｏに戻る。プログラムがＡｏから動作したならば、Ａｏ
に戻る。この例が存在し得るモードは２つしかない、第
１は、ＡアドレススペースにＡ゛メモリあり、Ｂアドレ
スにスペースにＢ°メモリがある場合である。

第２の例は、ＡアドレススペースにＡ°メモリが存在し
、ＢアドレススペースにＢ”メモリが存在する場合であ
る。ＡｏおよびＢ’　　Ａ’およびＢ“、またはＡｏお
よびＡ°間でジャンプするとき問題はない０問題が存す
る唯一のときは、ＢｏおよびＢ”間においてジャンピン
グがなされるときである。何故ならば、ラッチは、シャ
ドー化メモリの異なる部分へのアクセスがある度に異な
るように設定されねばならないからである。これが、新
しい被シャドー化部分に入る前につねにＡ″メモリ戻る
理由である。それにより、ラッチは、実際に新たに所望
されるシャドー化部分に入る前にそれに入るように設定
できる。Ａｏから処理される割込みは、ＢｏからＢ“へ
のジャンピングを必要とすることはなく、それは（Ａｏ
）および（Ｂ’　、Ｂ”またはＡ’　）間であり、これ
は良好である。

［効果］ 本発明は種々の利点を有する。第１に、特別のサブルー
チンすなわちシャドー化に関する主制御を追跡するを必
要としない、第２は、多くのメモリチップに代えて大型
の単一のチップを使用し、なおシャドー化の可能性を維
持できることである。これはコストを節約し、加えてボ
ードスペースを節約する。また、シャドー化メモリから
動作するサブルーチンに関する制御を有することによっ
て、ソフトウェアに変幻性を提供できる０例えば、サブ
ルーチンは、両方がアドレスバスに直接接続されたかの
ように、制御メモリおよび選択されたシャドー化メモリ
間においてどちらへでも移行できる。制御は、制御メモ
リが呼びを発し、終了にて戻る限り維持されよう、した
がって、シャドー化に起因するソフトウェアのバッグが
生ずる機会は少ない。

本発明は、多くのメモリの応用に使用できる。

実際には、任意のチップ寸法を使用できる。シャドー化
レベルの数は、利用可能なアドレス指定、使用されるべ
き論理装置の許容可能な複雑性、およびメモリサイズに
したがって増減できる０本発明は、ＲＡＭまたはεＦＲ
ＯＭ　、バイポーラＣＭＯ３といったような多くの形式
に適用できる。

以上本発明を好ましい実施例について説明したが、当技
術に精通したものであれば、本発明の技術思想から逸脱
することなく種々の変化変更をなし得ることは明らかで
あろう。

【図面の簡単な説明】

第１図は本発明にしたがって使用される単一メモリチッ
プおよびそのアドレスマツプを示す概略線図、第２図は
本発明を使用するマイクロプロセッサを示すブロック図
である。 ｌＯ：　メモリチップ １２：　低位アドレス線 １４．１５：　　好意アドレス線 ２０：　マイクロプロセッサ ２２：　アドレスマツプ ２４．２６：　　逆転領域 ＦＩＧ、１

Claims (5)

【特許請求の範囲】
1. （１）主プログラム部分および該主プログラム部分と使
   用できる複数の副次的プログラム部分を有するプログラ
   ムを用いて、メモリチップより小さいアドレスフィール
   ド中にアドレス可能な単一のメモリチップを使用してメ
   モリをシャドー化する方法において、メモリチップの主
   メモリ領域に主プログラム部分を記憶し、メモリチップ
   の別個のシャドー化メモリ領域に各副次的プログラム部
   分を記憶し、主メモリ領域を受け入れるに十分大きいア
   ドレスフィールドの主アドレススペースを主メモリ領域
   に割り当て、一時にシャドー化メモリ領域の１つのみを
   受け入れるに十分大きいアドレスフィールドの単一の副
   次的スペースを、各シャドー化メモリ領域に割り当て、
   一時に副次的メモリ領域の１つを副次的アドレススペー
   スにラッチし、割込みの際活動しているプログラム内の
   点に拘りなく、割込みが、つねに主メモリ割込み部分か
   らプログラムに戻るように現在プログラムから主プログ
   ラム部分に割り込むための割込み手段を提供することを
   含むメモリシャドー化方法。
2. （２）アドレスフィールド内の各アドレス位置が、複数
   のビットを有し、そして各アドレス位置のビットを高位
   および低位ビットに分割し、副次的アドレススペースを
   、高位のアドレスビットを使用して副次的メモリ領域に
   ラッチすることを含む特許請求の範囲第１項記載のメモ
   リシャドー化方法。
3. （３）アドレスフィールドを含むマイクロプロセッサを
   提供することを含み、アドレスフィールド内の各アドレ
   ス位置が、高位および低位ビットを有し、低位ビットが
   マイクロプロセッサからメモリチップに直接接続され、
   そしてマイクロプロセッサおよびメモリチップ間に接続
   され、マイクロプロセッサまたはラッチされたビットお
   よびメモリチップ間において少なくとも若干のアドレス
   位置の高位ビットを制御するための論理手段を提供する
   ことを含む特許請求の範囲第１項記載のメモリシャドー
   化方法。
4. （４）主プログラム部分と、各々該主プログラム部分と
   一時に１一つずつ使用できる複数の副次的プログラム部
   分とを有するプログラムを含むメモリをシャドー化する
   装置において、主メモリ部分を含むための主メモリ領域
   および副次的プログラム部分の１つを含むための複数の
   副次的メモリ領域を有する単一のメモリチップと、主プ
   ログラム部分中中のみパワーアップおよび割込みを許容
   するための、主メモリ領域内に記憶されるプログラム内
   の割込み手段と、主メモリ領域を受け入れるに十分大き
   い主アドレススペースおよび一時に１つの副次的メモリ
   領域のみを受け入れるに十分大きい副次的アドレススペ
   ースを有するアドレスフィールドを提供するアドレス手
   段と、動作上該アドレス手段および前記メモリチップ間
   に接続されており、一時に１つの副次的メモリ領域のみ
   を前記副次的アドレススペースにラッチするためのラッ
   チ手段とを備えるメモリシャドー化装置。
5. （５）前記アドレス手段がマイクロプロセッサより成り
   、前記アドレスフィールドの各アドレス位置が、前記マ
   イクロプロセッサおよび前記メモリチップ間に直接に接
   続された低位ビットを有し、前記アドレス位置の高位ビ
   ットが、前記論理手段を介して前記マイクロプロセッサ
   および前記メモリチップ間に接続されている特許請求の
   範囲第４項記載のメモリシャドー化装置。