JPH0752409B2 - プロセスコントローラ単一メモリチップシャドー化技術 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、コンピュータ技術に関し、特定するとシャド
ー化メモリ部分を有する単一メモリチップを利用するた
めの新規にして改良された方法および装置に関する。

シャドー化は、アドレスフィールドを延長することなく
メモリの拡張を遂行できる方法である。

メモリチップ内の直接アドレス可能なメモリは、選択さ
れた結果を達成するのに使用されるプログラムに対する
コントローラコードを記憶するに十分であることが多
い。１例は、ボイラに対する蒸気温度のPID制御のため
の制御プログラムである。しかしながら、コントローラ
は、グラフィックスや大規模のルックアップテーブルや
追加の機能性等ののための余分のメモリを必要とするこ
とがときどきある。もはやメモリが直接的にアドレスで
きなければ、残りはシャドー化されねばならない。

シャドー化は、普通、メモリチップの上部アドレス線を
制御するようにポートまたはラッチ上に若干のビットを
設定することによってなされる。アドレス線の下部の組
は、アドレスバスに結合された状態のままである。メモ
リイネーブルは、マイクロプロセッサアドレスが特定の
フィールド内にあるときのみ選択されるように設計され
る。このフィールドは、利用可能なメモリアドレスマッ
プのどこへでも配置できる。しかしながら、普通、高位
ビット状態を使用するブレーク点により、マップ内のフ
ィールド位置は規制される。フィールド幅は、マイクロ
プロセッサアドレスバスに直接結合される実際の低位メ
モリチップアドレス線の数により限定される。シャドー
化レベルの数は、ラッチまたはポートにより設定される
高位アドレスビットの数により決定される。メモリチッ
プの異なる領域にアクセスするためには、ラッチされる
ビットは、どの領域がアクセスされるべきかを指示する
ように設定されねばならない。

全メモリがシャドー化されると、プログラムがどのシャ
ドーレベルにあるか、そして次はどこへ行くべきかを追
跡するように、特別のソフトウエアルーチンが書かれね
ばならない。

追跡の他の方法は、２またはそれ以上の別個のメモリチ
ップを使用し、それらを制御メモリチップおよびシャド
ー化メモリチップに分類することである。このようにし
て、基本的シャドー化方法は容易に適用できる。

しかしながら、１つのみのチップの使用は、基本的シャ
ドー化技術によく役立たない。この理由は、工業的プロ
セスコントローラにおけるパワーアップないし始動また
は割込み中、プログラムがどのレベルで動作しているか
ついて追跡するように特別の注意が払われない限り、メ
モリのすべてがシャドー化されたときからプログラムは
逸脱することがあるからである。

［課題を解決するための手段］ 本発明は、シャドー化されているメモリ部分を制御する
ためには、シャドー化されていない制御メモリを有する
方がよいという概念に基づく。本発明は、両メモリが同
じチップ上にあってさえこれを可能にする。制御メモリ
は、つねにシャドー化メモリを支配し、操作する割込み
ベクトル、割込みルーチンおよびパワーアップアルゴリ
ズムのすべてを含む。

本発明の１つの目的は、主プログラム部分および該主プ
ログラム部分と使用できる複数の副次的プログラムを有
するプログラムを用いて、メモリチップより小さいアド
レスフィールド中にアドレス可能な単一のメモリチップ
を使用してメモリをシャドー化する方法であって、メモ
リチップの主メモリ領域に主プログラム部分を記憶し、
メモリチップの別個のシャドー化されたメモリ領域に各
副次的プログラム部分を記憶し、主メモリ領域を受け入
れるに十分大きいアドレスフィールドの主アドレススペ
ースを主メモリ領域に割り当て、一時にシャドー化メモ
リ領域の１つのみを受け入れるに十分大きいアドレスフ
ィールドの単一の副次的スペースを、各シャドー化メモ
リ領域に割り当て、一時に副次的メモリ領域の１つを副
次的アドレススペースにラッチし、割り込みの際活動し
ているプログラム内の点に拘りなく、割込みが、つねに
主メモリ割込み部分からプログラムに戻るように主プロ
グラム部分内のプログラムを中断するための割込み手段
を提供することを含むメモリシャドー方法を提供するこ
とである。

本発明の他の目的は、シャドー化メモリを確立し使用す
るための設計が簡単で製造が経済的な方法および装置を
提供することである。

［実施例］ 以下図面を参照して、本発明のこれらおよびその他の目
的および利点について説明する。

第２図は、例えばボイラからの水蒸気温度を制御する独
立のPIDコントローラに対して使用できるマイクロプロ
セッサ装置を例示するものである。装置は、メモリチッ
プ10の主メモリ領域Ａ′に記憶された主プログラム制御
装置と、メモリチップ10の別個の副次的シャドー化メモ
リ領域Ｂ′およびＢ″に各々記憶された複数の副次的プ
ログラム部分を使用する。副次的プログラム部分は、例
えば、コントローラに必要なサブプログラムまたはサー
モカップルルックアップテーブルとし得る。マイクロプ
ロセッサ20は、低位アドレス線12を介してメモリチップ
10に、および高位アドレス線14を介してマイクロプロセ
ッサおよびメモリチップ10間に配置された中間論理また
は要素16と接続される。各アドレス位置は、例えば、14
本の低位アドレス線12および２本の高位アドレス線14を
有する16ビットワードとし得る。一例として、メモリチ
ップ10は、EPROM（イレーザブルプログラマブルリード
オンリーメモリー）とし得る。単一のメモリチップ10が
マイクロプロセッサ20により提供される利用可能なアド
レスフィールドより相当大きくてさえ、本発明に従う
と、メモリ領域Ｂ′,B″が一時に１つアクセスされる限
り、シャドー化技術を利用して、これらメモリＢ′また
はＢ″のいずれかの副次的プログラム部分の各々にアク
セスできる。

本発明においては、メモリチップ10に向かう高位アドレ
ス線を動作させる論理手段16を動作させるためラッチ18
の形式のラッチ手段が設けられている。

メモリチップ10に記憶されるプログラムは、命令を生
じ、これがデータバス32を介してマイクロプロセッサ20
に搬送帰還される。第２図に示されるように、データバ
ス32はまたラッチ18に接続される。

第１図は、アドレスマップ内の利用可能なアドレススー
ス22が、メモリチップの全メモリ位置をカバーするに十
分大きくない状況を例示している。この状況は、アドレ
スマップが、メモリチップをアドレス指定する以外のた
めに使用される１または複数の保留ないし予約された領
域を有するから起こる。第１図から、Ａ′内のメモリは
アドレススペースＡに適合できることが分かる。しかし
ならがら、一方のメモリ（Ｂ′またはＢ″のいずれか）
しか、一時にアドレススペースＢを使用できない。それ
ゆえ、Ｂ′およびＢ″メモリはアドレススペースＢ中に
シャドー化されねばならない。Ａ′を有するＡは制御メ
モリであり、Ｂ′およびＢ″を有するＢはシャドー化メ
モリである。

コントローラが始動されるか割込みを受けると、コード
はＡ′メモリから実行される。割込みは、Ａ′から処理
されるから、現在プログラムがＡ′,B′またはＢ″で動
作していれば問題を生じない。例えば、いまプログラム
がＡ′メモリで動作しており、そしてＢ″メモリからサ
ブルーチンを呼ぼうと思えば、ラッチ18にＢ″メモリを
設定することに対応するビットコードをまず書き込む
（第２図参照）。これにより、論理装置はラッチされた
ビットコードをメモリチップアドレス線に通すように設
定される。このとき、論理装置に対するマイクロプロセ
ッサアドレス線は、シャドーメモリアクセスアドレスを
表わす。

ここで、マイクロプロセッサは、直ちにＢ″のサブルー
チンにジャンプできる。このサブルーチンで動作してい
る間に、割込みを受けると、割込みベクトルがＡ′のあ
るメモリ位置を指し、処理される。Ａ′メモリはシャド
ー化されていないことを思い起こされたい。マイクロプ
ロセッサは、心配すべきシャドーの問題なしにＢ″内の
中止したメモリ位置に直ちにの戻ることができる。Ｂ″
内のサブルーチンが終れば、Ａ′メモリのサブルーチン
が開始されたところに戻ることができる。

第２図は、論理装置16がラッチおよびマイクロプロセッ
サの高位アドレスレベル線14から入力を有することを示
している。論理装置16の出力は、メモリチップの高位ア
ドレス線15に供給される。本発明では、マイクロプロセ
ッサアドレス線の状態に基づいて、メモリチップアドレ
ス線がどんな信号を受信するかが決定される。マイクロ
プロセッサアドレス線は、制御メモリ（第１図のアドレ
ススペースＡ）またはシャドー化メモリ（第１図のアド
レススペースＢ）へのアクセスがあるかどうかを指令す
る。ここから、下記の機能を遂行するための結合理論理
を設定できる。

マイクロプロセッサアドレス線が制御メモリアドレスを
表わすときは、マイクロプロセッサアドレス線がメモリ
チップに直行することを擬似し、領域Ａ′へのアクセス
を許す。マイクロプロセッサアドレス線がシャドー化さ
れたメモリアクセスを表わすときは、ラッチされたビッ
トをメモリチップの高位アドレス線に送る。各別個のア
ドレス線15がこの機能をなすための論理装置16は次の形
式を取るべきである。すなわち、「（制御メモリアドレ
ス）AND（マイクロプロセッサアドレス線14）］OR
［（制御メモリアクセスアドレスの否定）AND（ラッチ
されたシャドー位置ビット18）］。操作されねばならな
い各メモリチップアドレス線15は、それに向かう先行の
論理装置を有すべきである。

アドレスマップ22内の領域24および26は、メモリチップ
のメモリ領域Ｂ′およびＢ″内のアドレス位置が利用で
きない保留された領域である。保留された領域24および
26は、Ｂ′およびＢ″内のアドレス位置から利用できな
くても、本発明によるとメモリチップ内のすべての位置
がアドレス可能となる（第１図参照）。

始動またはその他の割込みの際、対応する割込みベクト
ルは、Ａメモリ領域に位置するアドレスを指し、完全に
Ａ′メモリから処理される。どの時点においても、割込
みルーチンはシャドー化メモリＢ′またはＢ′に入るこ
とを必要としない。したがって、Ｂ′またはＢ″領域の
いずれかに対して設定されたラッチされたビットを変更
することはない。それゆえ、プログラムがＢ′から動作
したならば、プログラムはＢ″に戻る。それがＢ′から
動作したならば、Ｂ′に戻る。プログラムがＡ′から動
作したならば、Ａ′に戻る。この例が存在し得るモード
は２つしかない。第１は、ＡアドレススペースにＡ′メ
モリがあり、ＢアドレスにスペースにＢ′メモリがある
場合である。第２の例は、ＡアドレススペースにＡ′メ
モリが存在し、ＢアドレススペースにＢ″メモリが存在
する場合である。Ａ′およびＢ′、Ａ′およびＢ″、ま
たはＡ′およびＡ′間でジャンプするとき問題はない。
問題が存する唯一のときは、Ｂ′およびＢ″間において
ジャンピングがなされるときである。何故ならば、ラッ
チは、シャドー化メモリの異なる部分へのアクセスがあ
る度に異なるように設定されねばならないからである。
これが、新しい被シャドー化部分に入る前につねにＡ′
メモリに戻る理由である。それにより、ラッチは、実際
に新たに所望されるシャドー化部分に入る前にそれに入
るように設定できる。Ａ′から処理される割込みは、
Ｂ′からＢ″へのジャンピングを必要とすることはな
く、それは（Ａ′）および（Ｂ′,B″またはＡ′）間で
あり、これは良好である。

［発明の効果］ 本発明は種々の利点を有する。第１に、特別のサブルー
チンすなわちシャドー化に関する主制御を追跡するを必
要としない。第２は、多くのメモリチップに代えて大型
の単一のチップを使用し、なおシャドー化の可能性を維
持できることである。これはコストを節約し、加えてボ
ードスペースを節約する。また、シャドー化メモリから
動作するサブルーチンに関する制御を有することによっ
て、ソフトウェアに変幻性を提供できる。例えば、サブ
ルーチンは、両方がアドレスバスに直接接続されたかの
ように、制御メモリおよび選択されたシャドー化メモリ
間においてどちらへでも移行できる。制御は、制御メモ
リが呼びを発し、終了にて戻る限り維持されよう。した
がって、シャドー化に起因するソフトウェアのバッグが
生ずる機会は少ない。

本発明は、多くのメモリの応用に使用できる。実際に
は、任意のチップ寸法を使用できる。シャドー化レベル
の数は、利用可能なアドレス指定、使用されるべき論理
装置の許容可能な複雑性、およびメモリサイズにしたが
って増減できる。本発明は、RAMまたはEPROM、バイポー
ラCMOSといったような多くの形式に適用できる。

以上本発明を好ましい実施例について説明したが、当技
術に精通したものであれば、本発明の技術思想から逸脱
することなく種々の変化変更をなし得ることは明らかで
あろう。

【図面の簡単な説明】

第１図は本発明にしたがって使用される単一メモリチッ
プおよびそのアドレスマップを示す概略線図、第２図は
本発明を使用するマイクロプロセッサを示すブロック図
である。 10:メモリチップ 12:低位アドレス線 14,15:高位アドレス線 20:マイクロプロセッサ 22:アドレスマップ 24,26:保留領域

Claims (4)

【特許請求の範囲】
1. 【請求項１】主制御プログラム部分および該主制御プロ
   グラム部分と使用できる複数の副次的プログラム部分を
   有するプログラムを有し、当該メモリチップの実際の位
   置数より小さいアドレススペースを限定するアドレスを
   使用してアクセスされる単一のメモリチップを使用して
   メモリをシャドー化するコンピュータ実施方法におい
   て、 コンピュータからの高位アドレス線に応答してメモリチ
   ップの主メモリ領域に主制御プログラム部分を記憶し、 コンピュータからの高位アドレス線以外に応答して、メ
   モリチップの別個のシャドー化メモリ領域に主制御プロ
   グラムと使用できる各副次的プログラム部分を記憶し、 異なる副次的プログラム部分を介しての主制御プログラ
   ムへの移行および離脱を避けるため、割り込み、シャド
   ー化メモリ領域および始動ルーチンを主制御プログラム
   の一部に記憶し、 主メモリ領域を受け入れるに十分大きいアドレスフィー
   ルドの主アドレススペースを主メモリ領域に割り当て、 一時にシャドー化メモリ領域の１つのみを受け入れるに
   十分大きいアドレスフィールドを、各シャドー化メモリ
   領域に割り当て、 一時に主制御プログラムと使用できる副次的メモリ領域
   の一つを、コンピュータにより指示されるとき、ラッチ
   手段で副次的アドレススペースにラッチし、 高位アドレス線に対して、ビットコードをメモリチップ
   アドレス線に通し、高位アドレス線以外に対して、ビッ
   トコードを前記ラッチ手段に記憶される前記シャドー化
   副次的メモリ領域に通すように論理手段をラッチ手段で
   作動し、 割り込みの際、主プログラム部分からプログラムの同じ
   点に戻す ことを特徴とするメモリシャドー化コンピュータ実施方
   法。
2. 【請求項２】アドレスフィールド内の各アドレス位置
   が、複数のビットを有し、そして各アドレス位置のビッ
   トを高位および低位ビットに分割し、副次的アドレスス
   ペースを、高位のアドレスビットを使用して副次的メモ
   リ領域の一つにラッチすることを含む特許請求の範囲第
   １項記載のメモリシャドー化コンピュータ実施方法。
3. 【請求項３】主プログラム部分と、各々該主プログラム
   部分と一時に１一つずつ使用できる複数の副次的プログ
   ラム部分とを有するプログラムを含むメモリをシャドー
   化するマイクロプロセッサ装置において、 主メモリ部分を含むための主メモリ領域および各々副次
   的プログラム部分の１つを含むための複数の副次的メモ
   リ領域を有する単一のメモリチップと、 主プログラム部分を介してのみ始動、副次的メモリ領域
   位置決め、および割込みを許容するための、主メモリ領
   域内に記憶されるプログラム内の割込み手段と、 主メモリ領域を受け入れるに十分大きい主アドレススペ
   ースおよび一時に１つの副次的メモリ領域のみを受け入
   れるに十分大きい副次的アドレススペースを有するアド
   レスフィールドを提供するアドレス手段と、 該アドレス手段および前記メモリチップ間に接続されて
   動作し、前記割り込み手段において指示される前記副次
   的メモリ領域を前記副次的アドレススペースにラッチす
   るためのラッチ手段と、 前記ラッチ手段に接続されて動作し、前記ラッチ手段お
   よびマイクロプロセッサアドレスフィールドの記述に応
   答して、ラッチされたビットコードをメモリチップアド
   レス線に通して、主制御プログラムに対する割り込み
   が、中断の際動作しているプログラム内の点に拘りな
   く、つねに主プログラム部分からプログラムの同じ点に
   戻ることを保証する論理手段と を備えることを特徴とするメモリシャドー化マイクロプ
   ロセッサ装置。
4. 【請求項４】前記アドレス手段がマイクロプロセッサよ
   り成り、前記アドレスフィールドの各アドレス位置が、
   前記マイクロプロセッサおよび前記メモリチップ間に直
   接に接続された低位ビットを有し、前記アドレス位置の
   高位ビットが、前記論理手段を介して前記マイクロプロ
   セッサおよび前記メモリチップ間に接続されている特許
   請求の範囲第３項記載のメモリシャドー化マイクロプロ
   セッサ装置。