JPS62260244A - メモリカ−トリツジ - Google Patents
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- JPS62260244A JPS62260244A JP61104175A JP10417586A JPS62260244A JP S62260244 A JPS62260244 A JP S62260244A JP 61104175 A JP61104175 A JP 61104175A JP 10417586 A JP10417586 A JP 10417586A JP S62260244 A JPS62260244 A JP S62260244A
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- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000005452 bending Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明はメモリカートリッジに関し、特に家庭用ビデ
オゲーム機のようなパーソナルコンピュータ本体に対し
て着脱自在にされかつその使用に際してその本体に装着
される、メモリカートリッジに関する。
オゲーム機のようなパーソナルコンピュータ本体に対し
て着脱自在にされかつその使用に際してその本体に装着
される、メモリカートリッジに関する。
(従来技術)
家庭用パーソナルコンピュータには、本件出願人の製造
・販売に係る「ファミリーコンピュータ」 (商品名)
と呼ばれるゲーム機や、rMsXJ(商品名)と呼ばれ
るものがある。これらのパーソナルコンピュータは、ゲ
ームや教育ソフトなどのプログラムが予め書き込まれて
いる外付けのメモリカートリッジを、その本体に装着す
ることによって能動化される。メモリカートリッジには
、プログラムデータや表示のためのキャラクタデータを
記憶するための不揮発性のメモリ (ROM)が含まれ
る。
・販売に係る「ファミリーコンピュータ」 (商品名)
と呼ばれるゲーム機や、rMsXJ(商品名)と呼ばれ
るものがある。これらのパーソナルコンピュータは、ゲ
ームや教育ソフトなどのプログラムが予め書き込まれて
いる外付けのメモリカートリッジを、その本体に装着す
ることによって能動化される。メモリカートリッジには
、プログラムデータや表示のためのキャラクタデータを
記憶するための不揮発性のメモリ (ROM)が含まれ
る。
(発明が解決しようとする問題点)
パーソナルコンピュータ本体に含まれる中央処理ユニッ
ト(rcPUJ )がメモリカートリッジのROMをア
クセスする場合、アクセスできる最大アドレスがそのC
PUの性能(ビット数)によって制限されるので、その
メモリカートリッジに含まれるROMの使用可能な記憶
容量も必然的に制限される。たとえば上述の「ファミリ
ーコンピュータ」では、プログラム用のROMとして2
56にビット、キャラクタ用のROMとして64にビッ
トのものしか使用できない。したがって、プログラムス
テップ数の最大値がCPUのアクセスできる最大アドレ
ス空間で制限され、もしそのようなパーソナルコンピュ
ータがゲーム機として用いられる場合には、そのゲーム
のストリーの長さ、ゲームの変化の程度9表示画面数お
よび表示できるキャラクタの数などに限界がある。
ト(rcPUJ )がメモリカートリッジのROMをア
クセスする場合、アクセスできる最大アドレスがそのC
PUの性能(ビット数)によって制限されるので、その
メモリカートリッジに含まれるROMの使用可能な記憶
容量も必然的に制限される。たとえば上述の「ファミリ
ーコンピュータ」では、プログラム用のROMとして2
56にビット、キャラクタ用のROMとして64にビッ
トのものしか使用できない。したがって、プログラムス
テップ数の最大値がCPUのアクセスできる最大アドレ
ス空間で制限され、もしそのようなパーソナルコンピュ
ータがゲーム機として用いられる場合には、そのゲーム
のストリーの長さ、ゲームの変化の程度9表示画面数お
よび表示できるキャラクタの数などに限界がある。
それゆえに、5この発明の主たる目的は、それが装着さ
れるパーソナルコンピュータ本体に含まれるCPUのア
クセスできる最大アドレス空間に制約があっても、それ
以上のデータを記憶しかつCPUでアクセスすることが
できる、メモリ力−トリッジを提供することである。
れるパーソナルコンピュータ本体に含まれるCPUのア
クセスできる最大アドレス空間に制約があっても、それ
以上のデータを記憶しかつCPUでアクセスすることが
できる、メモリ力−トリッジを提供することである。
(問題点を解決するための手段)
この発明は、簡単にいえば、相対的に小さいアドレス空
間をアクセス可能な中央処理ユニットを含ムパーソナル
コンピュータ本体に対して着脱自在であり、かつその使
用に際して本体に装着されるメモリカートリッジであっ
て、ケース、ケースに収納される基板、基板に装着され
、相対的に大きい記憶容量を有し、その記憶領域が複数
のバンクに分割された不揮発性の第1のメモリ、基板に
装着されて第1のメモリのバンクを選択的に指定するた
めの能動素子、および基板に装着され、相対的に小さい
記憶容量を有する、かつ読出し・書込み可能な第2のメ
モリ、基板上に形成され、第1のメモリおよび第2のメ
モリのアドレス端子とデータ端子とをその基板のエツジ
に引き出すとともに、第1のメモリと能動素子とを接続
するための導電パターンを備える、メモリカートリッジ
である。
間をアクセス可能な中央処理ユニットを含ムパーソナル
コンピュータ本体に対して着脱自在であり、かつその使
用に際して本体に装着されるメモリカートリッジであっ
て、ケース、ケースに収納される基板、基板に装着され
、相対的に大きい記憶容量を有し、その記憶領域が複数
のバンクに分割された不揮発性の第1のメモリ、基板に
装着されて第1のメモリのバンクを選択的に指定するた
めの能動素子、および基板に装着され、相対的に小さい
記憶容量を有する、かつ読出し・書込み可能な第2のメ
モリ、基板上に形成され、第1のメモリおよび第2のメ
モリのアドレス端子とデータ端子とをその基板のエツジ
に引き出すとともに、第1のメモリと能動素子とを接続
するための導電パターンを備える、メモリカートリッジ
である。
(作用)
CPUが第1のメモリの所定のバンクをアクセスすると
、そのバンクに含まれるデータが読み出される。このと
き、そのデータに次にアクセスすべき第1のメモリのバ
ンクを示すデータが含まれていれば、能動素子はたとえ
ばそのデータに基づいて、第1のメモリの該当のバンク
を有効化する。
、そのバンクに含まれるデータが読み出される。このと
き、そのデータに次にアクセスすべき第1のメモリのバ
ンクを示すデータが含まれていれば、能動素子はたとえ
ばそのデータに基づいて、第1のメモリの該当のバンク
を有効化する。
CPUは別のアドレス空間を用いて、そのバンクをアク
セスする。第2のメモリに、必要に応じて、第1のメモ
リのバンクから読み出されたデータがストアされる。も
し、このメモリカートリッジがゲーム機に用いられる場
合には、第2のメモリにストアされるのは、キャラクタ
データである。
セスする。第2のメモリに、必要に応じて、第1のメモ
リのバンクから読み出されたデータがストアされる。も
し、このメモリカートリッジがゲーム機に用いられる場
合には、第2のメモリにストアされるのは、キャラクタ
データである。
(発明の効果)
この発明によれば、CPUがアクセスできるアドレス空
間に制限があっても、第1のメモリのバンクを適宜切り
換えることによって、その最大アドレス空間より以上の
記憶容量を有するメモリを利用することができる。すな
わち、この発明によれば、CPUによってアクセス可能
な記憶容量を見掛は上拡大することができる。
間に制限があっても、第1のメモリのバンクを適宜切り
換えることによって、その最大アドレス空間より以上の
記憶容量を有するメモリを利用することができる。すな
わち、この発明によれば、CPUによってアクセス可能
な記憶容量を見掛は上拡大することができる。
この発明によれば、また、バンク選択データを適当に設
定することによって、そのメモリカートリッジの不当な
コピーないしダビングを防止することができる。
定することによって、そのメモリカートリッジの不当な
コピーないしダビングを防止することができる。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
(実施例)
第1図はこの発明の一実施例を示す分解斜視図である。
ゲーム機用メモリカートリッジ(以下単に「カートリッ
ジ」)10は上ケース12aおよび下ケース12bによ
って形成されるケース12を含む。このケース12は、
平面はぼ矩形でその一辺に突出部14が形成されている
。そして、この突出部14によって開口16が形成され
、ケース12のその他の辺は側壁によって閉塞されてい
る。
ジ」)10は上ケース12aおよび下ケース12bによ
って形成されるケース12を含む。このケース12は、
平面はぼ矩形でその一辺に突出部14が形成されている
。そして、この突出部14によって開口16が形成され
、ケース12のその他の辺は側壁によって閉塞されてい
る。
ケース12内には、基板18が収納され、この基板1日
の上述のケース12の突出部16に対応する部分に、突
出部20が形成される。したがって、基板18の突出部
20は、ケース12の開口16を通して露出する。そし
て、この突出部20にはゲーム機本体との接続手段を構
成する導電パターンないし接点22,22. ・・・
が、この突出部20の辺の延びる方向に分布して形成さ
れる。
の上述のケース12の突出部16に対応する部分に、突
出部20が形成される。したがって、基板18の突出部
20は、ケース12の開口16を通して露出する。そし
て、この突出部20にはゲーム機本体との接続手段を構
成する導電パターンないし接点22,22. ・・・
が、この突出部20の辺の延びる方向に分布して形成さ
れる。
基板18上には、第1のメモリとしてのプログラム用メ
モリ24.第2.のメモリとしてのキャラクタ用メモリ
26および半導体素子28が装着される。半導体素子2
8は、後に詳細に説明するように、カウンタやラッチ回
路などであってよい。
モリ24.第2.のメモリとしてのキャラクタ用メモリ
26および半導体素子28が装着される。半導体素子2
8は、後に詳細に説明するように、カウンタやラッチ回
路などであってよい。
そして、これら素子24.26および28は、基板18
上の適宜の導電パターンに接続され、必要に応じて突出
部20に形成された接点22の所定のものに接続されて
いる。
上の適宜の導電パターンに接続され、必要に応じて突出
部20に形成された接点22の所定のものに接続されて
いる。
第2図は第1図に示すカートリッジが利用可能な家庭用
テレビゲーム機の一例を示す概略ブロック図である。こ
の第2図の構成は本件出願人の製造・販売に係る前述の
「ファミリーコンピュータ」を示す。しかしながら、こ
の発明は、それ以外の、外付はカートリッジを用いるゲ
ーム装置やマイクロコンピュータなどすべてのものに利
用可能であることを予め指摘しておく。
テレビゲーム機の一例を示す概略ブロック図である。こ
の第2図の構成は本件出願人の製造・販売に係る前述の
「ファミリーコンピュータ」を示す。しかしながら、こ
の発明は、それ以外の、外付はカートリッジを用いるゲ
ーム装置やマイクロコンピュータなどすべてのものに利
用可能であることを予め指摘しておく。
カートリッジ10は、上述のように、基板18上に装着
されたプログラム用メモリ24.キャラクタ用メモリ2
6および半導体素子28を含み、基板18の突出部20
がゲーム機本体3oのエツジコネクタ32番こ装着され
ることによって、カートリッジ10とゲーム機本体3o
とが電気的に接続されて1つのゲームシステムを構成す
る。
されたプログラム用メモリ24.キャラクタ用メモリ2
6および半導体素子28を含み、基板18の突出部20
がゲーム機本体3oのエツジコネクタ32番こ装着され
ることによって、カートリッジ10とゲーム機本体3o
とが電気的に接続されて1つのゲームシステムを構成す
る。
ゲーム機本体30には、たとえば任天堂製の集積回路“
2A03”のような、マイクロプロセサ34を含み、こ
のマイクロプロセサ34には、I10インタフェース3
6を通して、ゲーム用コントローラ38aおよび38b
が接続される。ゲーム機本体30には、さらに、PPU
(画像処理ユニット)40.ビデオRAM42および
RF変調器44が設けられる。PPU40としてはたと
えば任天堂製の集積回路“2CO2”が用いられ、PP
U4Qは、ゲーム用マイクロプロセサ34の制御の下で
、ビデオRAM42のビデオデータを読み出して、それ
をビデオ信号としてRF変EMn44に与える。RF変
調器44は、与えられるビデオ信号を、TV受像機のた
めのたとえばNTSC方式のテレビジョン信号として出
力する。
2A03”のような、マイクロプロセサ34を含み、こ
のマイクロプロセサ34には、I10インタフェース3
6を通して、ゲーム用コントローラ38aおよび38b
が接続される。ゲーム機本体30には、さらに、PPU
(画像処理ユニット)40.ビデオRAM42および
RF変調器44が設けられる。PPU40としてはたと
えば任天堂製の集積回路“2CO2”が用いられ、PP
U4Qは、ゲーム用マイクロプロセサ34の制御の下で
、ビデオRAM42のビデオデータを読み出して、それ
をビデオ信号としてRF変EMn44に与える。RF変
調器44は、与えられるビデオ信号を、TV受像機のた
めのたとえばNTSC方式のテレビジョン信号として出
力する。
ここで、第3図を参照して、プログラム用メモリ24.
キャラクタ用メモリ26および半導体素子28の相互の
関係について詳細に説明する。プログラム用メモリ24
は、たとえば1MビットのマスクROMからなり、キャ
ラクタ用メモリ26は64にピントのRAMからなる。
キャラクタ用メモリ26および半導体素子28の相互の
関係について詳細に説明する。プログラム用メモリ24
は、たとえば1MビットのマスクROMからなり、キャ
ラクタ用メモリ26は64にピントのRAMからなる。
プログラム用メモリ24およびキャラクタ用メモリ26
のアース端子Gはアースに接続され、これらメモリ24
および2Gには電源端子から所定の電源電圧Vccが与
えられる。
のアース端子Gはアースに接続され、これらメモリ24
および2Gには電源端子から所定の電源電圧Vccが与
えられる。
プログラム用メモリ24のチップイネーブル端子CEは
、エツジコネクタ32の所定の端子(たとえば44番の
端子)を通して、ゲーム機本体30(第2図)に接続さ
れる。すなわち、このチップイネーブル端子GEには、
ゲーム機本体3oがらのメモリセレクト信号ROM5E
Lが与えられる。さらに、プログラム用メモリ24は“
AO〜A16”の17ビツトからなるアドレス端子を有
するとともに、“DO〜D7”の8ビツトのデータ端子
を有する。これらのアドレス端子およびデータ端子はエ
ツジコネクタ32を通してゲーム機本体30に接続され
るとともに、データ端子の所定のもの、この実施例では
下位3ビツトの端子DO−D2からのデータは、バンク
選択データとして、半導体素子すなわちカウンタ28の
3ビツト入力としてそれぞれ与えられる。
、エツジコネクタ32の所定の端子(たとえば44番の
端子)を通して、ゲーム機本体30(第2図)に接続さ
れる。すなわち、このチップイネーブル端子GEには、
ゲーム機本体3oがらのメモリセレクト信号ROM5E
Lが与えられる。さらに、プログラム用メモリ24は“
AO〜A16”の17ビツトからなるアドレス端子を有
するとともに、“DO〜D7”の8ビツトのデータ端子
を有する。これらのアドレス端子およびデータ端子はエ
ツジコネクタ32を通してゲーム機本体30に接続され
るとともに、データ端子の所定のもの、この実施例では
下位3ビツトの端子DO−D2からのデータは、バンク
選択データとして、半導体素子すなわちカウンタ28の
3ビツト入力としてそれぞれ与えられる。
キャラクタ用メモリ26のチップセレクト端子C8,チ
ップイネーブル端子CEおよびライトイネーブル端子W
Eは、いずれも、エツジコネクタ32の端子(たとえば
56番の端子、17番の端子および47番の端子)を通
して、ゲーム機本体30に接続される。すなわち、チッ
プイネーブル端子CEには、エツジコネクタ32を通し
て、ゲーム機本体30からの読出し信号RDが与えられ
、ライトイネーブル端子W Eには書込み信号WEが与
えられる。また、このキャラクタ用メモリ26は、”A
O〜A12″の13ビツトのアドレス端子と、“DO〜
D7”の8ビツトのデータ端子とを含む。アドレス端子
AO〜A12は、エツジコネクタ32を通してゲーム機
本体30に接続される。データ端子DO〜D7も同じよ
うにゲーム機本体30に接続される。ただし、アドレス
の1桁は1G進表示で示される。
ップイネーブル端子CEおよびライトイネーブル端子W
Eは、いずれも、エツジコネクタ32の端子(たとえば
56番の端子、17番の端子および47番の端子)を通
して、ゲーム機本体30に接続される。すなわち、チッ
プイネーブル端子CEには、エツジコネクタ32を通し
て、ゲーム機本体30からの読出し信号RDが与えられ
、ライトイネーブル端子W Eには書込み信号WEが与
えられる。また、このキャラクタ用メモリ26は、”A
O〜A12″の13ビツトのアドレス端子と、“DO〜
D7”の8ビツトのデータ端子とを含む。アドレス端子
AO〜A12は、エツジコネクタ32を通してゲーム機
本体30に接続される。データ端子DO〜D7も同じよ
うにゲーム機本体30に接続される。ただし、アドレス
の1桁は1G進表示で示される。
プログラム用メモリ24は、この実施例では、第4図に
示すように、たとえば128にビット毎のメモリバンク
の集合として構成される。すなわち、この第1のメモリ
ないしプログラム用メモリ24は、128にビットの8
つのバンクBKO〜BK7を含む、これらハフ’) B
K O−B K 7は、アドレス″ooooo〜I
FFFF”で規定される。
示すように、たとえば128にビット毎のメモリバンク
の集合として構成される。すなわち、この第1のメモリ
ないしプログラム用メモリ24は、128にビットの8
つのバンクBKO〜BK7を含む、これらハフ’) B
K O−B K 7は、アドレス″ooooo〜I
FFFF”で規定される。
また、第2のメモリないしキャラクタ用メモリ26は、
64にビットのスタティックRAMとして構成される。
64にビットのスタティックRAMとして構成される。
さらに、この実施例では、半導体素子28としては、た
とえばT1社製の集積回路“74LS161”が用いら
れ、したがって、この半導体素子28は3ビツトのカウ
ンタとして構成される。カウンタ28のロード端子LO
ADにはゲーム機本体30からの読出/書込信号R/W
が与えられるとともに、プリセット入力として、上述の
ように、プログラム用メモリ24のデータ端子の下位3
ビットDO−D2が接続される。さらに、そのり0.7
り端子CKには、エツジコネクタ32を通して、ゲーム
機本体32からプログラム用メモリ24へのメモリセレ
クト信号ROM5ELが与えられる。
とえばT1社製の集積回路“74LS161”が用いら
れ、したがって、この半導体素子28は3ビツトのカウ
ンタとして構成される。カウンタ28のロード端子LO
ADにはゲーム機本体30からの読出/書込信号R/W
が与えられるとともに、プリセット入力として、上述の
ように、プログラム用メモリ24のデータ端子の下位3
ビットDO−D2が接続される。さらに、そのり0.7
り端子CKには、エツジコネクタ32を通して、ゲーム
機本体32からプログラム用メモリ24へのメモリセレ
クト信号ROM5ELが与えられる。
したがって、このカウンタ28には、ゲーム機本体30
によってプログラム用メモリ24が選択されるつどカウ
ント入力が与えられ、カウンタ28はそのカウント入力
によってインクリメント(またはディクリメント)され
る。
によってプログラム用メモリ24が選択されるつどカウ
ント入力が与えられ、カウンタ28はそのカウント入力
によってインクリメント(またはディクリメント)され
る。
カウンタ28のカウント値は3ビツトであり、この3ビ
ツトが、それぞれのオアグー)46a。
ツトが、それぞれのオアグー)46a。
46b、46Cを通して、プログラム用メモリ24のア
ドレス端子の上位3ビーzトA16.A15およびA1
4に与えられている。すなわち、ゲーム機本体30のア
ドレス端子A14(35番の端子)がこれらオア゛ゲー
ト46a、46bおよび46cのそれぞれの一方入力に
接続され、それぞれの他方入力にカウンタ28の対応の
ビット出力が与えられる。したがって、プログラム用メ
モリ24は、カウンタ28の出力におけるバンク選択デ
ータ(第4図)に従ってそのバンクが選択されるのであ
る。たとえば、カウンタ28の出力が“000”である
ときにはバンクBKOが選択され、“001″であると
きにはバンクBKIが、′010”であるときにはバン
クBK2が、′011”であるときにはバンクBK3が
、“100″であるときにはバンクBK4が、”101
”であるときにはバンクBK5が、“110”であると
きにはバンクBK6が、そして“111”であるときに
はバンクBK7が、それぞれ選択される。
ドレス端子の上位3ビーzトA16.A15およびA1
4に与えられている。すなわち、ゲーム機本体30のア
ドレス端子A14(35番の端子)がこれらオア゛ゲー
ト46a、46bおよび46cのそれぞれの一方入力に
接続され、それぞれの他方入力にカウンタ28の対応の
ビット出力が与えられる。したがって、プログラム用メ
モリ24は、カウンタ28の出力におけるバンク選択デ
ータ(第4図)に従ってそのバンクが選択されるのであ
る。たとえば、カウンタ28の出力が“000”である
ときにはバンクBKOが選択され、“001″であると
きにはバンクBKIが、′010”であるときにはバン
クBK2が、′011”であるときにはバンクBK3が
、“100″であるときにはバンクBK4が、”101
”であるときにはバンクBK5が、“110”であると
きにはバンクBK6が、そして“111”であるときに
はバンクBK7が、それぞれ選択される。
ゲーム機本体30のマイクロプロセサ34がアクセスで
きるのは、第1のメモリとしてのプログラム用メモリ2
4の2つのバ°ンク分だけである。
きるのは、第1のメモリとしてのプログラム用メモリ2
4の2つのバ°ンク分だけである。
すなわち、マイクロプロセサ34は“8000〜FFF
F”の2バンク分だけのアドレス空間ををする。そのう
ち、第1のアドレス空間“coo。
F”の2バンク分だけのアドレス空間ををする。そのう
ち、第1のアドレス空間“coo。
〜FFFF″は、常に、プログラム用メモリ24のバン
クBK7を固定的にアクセスするように割り付けられて
いる。そして、アドレス“8000〜cooo″で規定
される64にビット分の第2のアドレス空間は、プログ
ラム用メモリ24のバンクBKO〜BK7の任意の1つ
のバンクが選択されたとき、選択されたバンクに対応す
るアドレス空間に割り当てられる。
クBK7を固定的にアクセスするように割り付けられて
いる。そして、アドレス“8000〜cooo″で規定
される64にビット分の第2のアドレス空間は、プログ
ラム用メモリ24のバンクBKO〜BK7の任意の1つ
のバンクが選択されたとき、選択されたバンクに対応す
るアドレス空間に割り当てられる。
したがって、第1のメモリ24のバンクBKO〜BK7
には、そのデータの最後(または途中)に、次に選択す
べきバンクのためのバンク選択データをストアしておく
必要がある。詳しくいうと、常駐エリアとしてのバンク
BK7には、CPUないしマイクロプロセサ34が次に
アクセスすべきバンクのデータがストアされ、そのよう
にして次に読出されるバンクには、さらに次のバンクの
ための選択データがストアされる。そうすれば、マイク
ロプロセサ34の第2のアドレス空間によって、プログ
ラム用メモリ24のすべてのバンクを任意のタイミング
で利用することができる。
には、そのデータの最後(または途中)に、次に選択す
べきバンクのためのバンク選択データをストアしておく
必要がある。詳しくいうと、常駐エリアとしてのバンク
BK7には、CPUないしマイクロプロセサ34が次に
アクセスすべきバンクのデータがストアされ、そのよう
にして次に読出されるバンクには、さらに次のバンクの
ための選択データがストアされる。そうすれば、マイク
ロプロセサ34の第2のアドレス空間によって、プログ
ラム用メモリ24のすべてのバンクを任意のタイミング
で利用することができる。
動作において、まず、カートリッジ10がゲーム機本体
30に対して装着された状態において電源が投入された
直後、またはリセットスイッチが押された後、このゲー
ム機本体30のマイクロプロセサ34から、そのアドレ
ス端子A14(エツジコネクタ32の35番の端子)を
通して、読出し命令が出力される。このアドレス端子A
14がハイレベルになると、オアゲート46a〜46c
のすべての出力がハイレベルとなり、プログラム用メモ
リ24の上位3ビツトのアドレス端子AI6〜A14に
すべて“1”が入力され、したがって、この時点でマイ
クロプロセサ34はプログラム用メモリ24の常駐エリ
アすなわちバンクBK7にアクセス可能である。
30に対して装着された状態において電源が投入された
直後、またはリセットスイッチが押された後、このゲー
ム機本体30のマイクロプロセサ34から、そのアドレ
ス端子A14(エツジコネクタ32の35番の端子)を
通して、読出し命令が出力される。このアドレス端子A
14がハイレベルになると、オアゲート46a〜46c
のすべての出力がハイレベルとなり、プログラム用メモ
リ24の上位3ビツトのアドレス端子AI6〜A14に
すべて“1”が入力され、したがって、この時点でマイ
クロプロセサ34はプログラム用メモリ24の常駐エリ
アすなわちバンクBK7にアクセス可能である。
そして、このプログラム用メモリ24のバンクBK7の
データが読み出され、そのデータに基づいて、マイクロ
プロセサ34が動作する。すなわち、このときには、マ
イクロプロセサ34はアドレス“cooo〜FFFF”
の第1のアドレス空間を用いて、バンクBK7をアドレ
スすることができる。
データが読み出され、そのデータに基づいて、マイクロ
プロセサ34が動作する。すなわち、このときには、マ
イクロプロセサ34はアドレス“cooo〜FFFF”
の第1のアドレス空間を用いて、バンクBK7をアドレ
スすることができる。
マイクロプロセサ34がプログラム用メモリ24のバン
クBK7のプログラムデータに従ってプログラムを実行
するが、そのプログラムデータの最初(または最後もし
くは途中)には、プログラム用メモリ24のどのバンク
を指定するかのバンク選択データが設定されている。こ
のバンク選択データは先に説明したように、“000”
〜“111”の3ビツトでプログラム用メモリ24のバ
ンクBKO〜BK7を選択する。
クBK7のプログラムデータに従ってプログラムを実行
するが、そのプログラムデータの最初(または最後もし
くは途中)には、プログラム用メモリ24のどのバンク
を指定するかのバンク選択データが設定されている。こ
のバンク選択データは先に説明したように、“000”
〜“111”の3ビツトでプログラム用メモリ24のバ
ンクBKO〜BK7を選択する。
そして、プログラム用メモリ24のデータ端子の下位3
ビットDo−D2からのバンク選択データが、カウンタ
28のプリセット入力として与えられる。一方、カウン
タ28には、マイクロプロセサ34から読出/書込信号
R/Wがカウンタ28のロード命令として与えられるが
、このときこの信号R/Wはハイレベルとして与えられ
ていて、したがってカウンタ28にはそのプリセット入
力はロードされない。
ビットDo−D2からのバンク選択データが、カウンタ
28のプリセット入力として与えられる。一方、カウン
タ28には、マイクロプロセサ34から読出/書込信号
R/Wがカウンタ28のロード命令として与えられるが
、このときこの信号R/Wはハイレベルとして与えられ
ていて、したがってカウンタ28にはそのプリセット入
力はロードされない。
プログラムの実行中に読出/書込信号R/Wがローレベ
ルになると、すなわちロード命令が与えられると、プロ
グラム用メモリ24のデータ端子の下位3ビツトDO〜
D2として出力されたバンク選択データがこのカウンタ
28に書き込まれる。
ルになると、すなわちロード命令が与えられると、プロ
グラム用メモリ24のデータ端子の下位3ビツトDO〜
D2として出力されたバンク選択データがこのカウンタ
28に書き込まれる。
マイクロプロセサ34は、その後は、読出し信号を与え
て、すなわち信号R/Wをハイレベルとして、第2のア
ドレス空間を用いて上述のようにしてカウンタ28によ
って選択されたそのバンク(たとえばBK6)をアクセ
スする。
て、すなわち信号R/Wをハイレベルとして、第2のア
ドレス空間を用いて上述のようにしてカウンタ28によ
って選択されたそのバンク(たとえばBK6)をアクセ
スする。
ゲーム機本体30のマイクロプロセサ34からのメモリ
選択信号ROM5ELがローレベルのとき、カウンタ2
8とプログラム用メモリ24とが能動化される。そして
、その選択したバンク(たとえばBK6)のデータがキ
ャラクタデータであれば、そのキャラクタデータを第2
のメモリすなわちキャラクタ用メモリ26に転送する命
令が出力される。
選択信号ROM5ELがローレベルのとき、カウンタ2
8とプログラム用メモリ24とが能動化される。そして
、その選択したバンク(たとえばBK6)のデータがキ
ャラクタデータであれば、そのキャラクタデータを第2
のメモリすなわちキャラクタ用メモリ26に転送する命
令が出力される。
そうすると、その転送命令に従って、マイクロプロセサ
34からのライトイネーブル信号WEがローレベルとさ
れ、キャラクタ用メモリ26の書き込みが可能となる。
34からのライトイネーブル信号WEがローレベルとさ
れ、キャラクタ用メモリ26の書き込みが可能となる。
そして、プログラム用メモリ24のその選択されたバン
ク(たとえばBK6)のデータが、アドレス順次に、す
べて読み出され、その読み出されたキャラクタデータが
マイクロプロセサ34に与えられる。マイクロプロセサ
34はPPU40にそのキャラクタデータを与え、PP
U40がキャラクタ用メモリ26のアドレス指定と同期
して、そのキャラクタデータをそのキャラクタ用メモリ
26に書き込む。
ク(たとえばBK6)のデータが、アドレス順次に、す
べて読み出され、その読み出されたキャラクタデータが
マイクロプロセサ34に与えられる。マイクロプロセサ
34はPPU40にそのキャラクタデータを与え、PP
U40がキャラクタ用メモリ26のアドレス指定と同期
して、そのキャラクタデータをそのキャラクタ用メモリ
26に書き込む。
以後、同じように、プログラム用メモリ24からのプロ
グラムデータに含まれるバンク選択データに従って、こ
のプログラム用メモリ24のバンクBKO−BK7のい
ずれかが、マイクロプロセサ34の第2のアドレス空間
の5ooo−c。
グラムデータに含まれるバンク選択データに従って、こ
のプログラム用メモリ24のバンクBKO−BK7のい
ずれかが、マイクロプロセサ34の第2のアドレス空間
の5ooo−c。
00”としてアドレス指定され、そのときのバンクのプ
ログラムデータとキャラクタ用メモリ26のキャラクタ
データとに基づいて、ゲームが進行する。したがって、
キャラクタデータは必要なプログラム用メモリ24の任
意のバンクに書き込んでおけばよい。すなわち、プログ
ラム用メモリ24のいずれかのバンクに含まれるプログ
ラムデータにバンク選択データを設定しておき、そのバ
ンク設定コードによって選択されたバンクのデータがキ
ャラクタ用メモリ26に書き込まれるようにすれば、そ
のキャラクタデータのバンクを必要なときにのみアクセ
スするようにすればよい。換言すれば、プログラムの実
行中に必要なバンクにジャンプしてそのときのキャラク
タデータを読み出せばよいのである。そして、そのよう
なバンク選択データはプログラムによって任意に設定で
きるので、カートリッジlOのコピーないしダビングが
有効に防止できるのである。
ログラムデータとキャラクタ用メモリ26のキャラクタ
データとに基づいて、ゲームが進行する。したがって、
キャラクタデータは必要なプログラム用メモリ24の任
意のバンクに書き込んでおけばよい。すなわち、プログ
ラム用メモリ24のいずれかのバンクに含まれるプログ
ラムデータにバンク選択データを設定しておき、そのバ
ンク設定コードによって選択されたバンクのデータがキ
ャラクタ用メモリ26に書き込まれるようにすれば、そ
のキャラクタデータのバンクを必要なときにのみアクセ
スするようにすればよい。換言すれば、プログラムの実
行中に必要なバンクにジャンプしてそのときのキャラク
タデータを読み出せばよいのである。そして、そのよう
なバンク選択データはプログラムによって任意に設定で
きるので、カートリッジlOのコピーないしダビングが
有効に防止できるのである。
この実施例のように、マイクロプロセサ34の最大アド
レス空間が比較的小さい場合であっても、プログラム用
メモリ24のバンクを任意に選択できるので、マイクロ
プロセサ34が利用可能なメモリの容量を見掛は上拡大
することができる。したがって、この発明は、単にゲー
ムシステムだけではなく、教育システムなどにも利用で
き、汎用性を持たせることが可能である。
レス空間が比較的小さい場合であっても、プログラム用
メモリ24のバンクを任意に選択できるので、マイクロ
プロセサ34が利用可能なメモリの容量を見掛は上拡大
することができる。したがって、この発明は、単にゲー
ムシステムだけではなく、教育システムなどにも利用で
き、汎用性を持たせることが可能である。
なお、上述の実施例では、プログラム用メモリ24に含
まれる複数のバンクBKO〜BK?(7)うち、バンク
BK7にキャラクタデータの転送制御のためのデータ(
すなわちバンク選択データ、バンク選択データのラッチ
命令、キャラクタ用メモリ26への書込み命令等)が予
めプログラム設定され、キャラクタデータを記憶するバ
ンクの最後のアドレスにリターン命令を設定しておき、
ゲームの進行に伴ってバンクBK7のプログラムに基づ
いて別のバンクのキャラクタデータをキャラクタ用メモ
リ26に転送制御する場合を述べた。しかし、転送制御
データは、キャラクタデータを記憶している各バンクの
最終アドレスに近い数バイトで記憶させてもよい。
まれる複数のバンクBKO〜BK?(7)うち、バンク
BK7にキャラクタデータの転送制御のためのデータ(
すなわちバンク選択データ、バンク選択データのラッチ
命令、キャラクタ用メモリ26への書込み命令等)が予
めプログラム設定され、キャラクタデータを記憶するバ
ンクの最後のアドレスにリターン命令を設定しておき、
ゲームの進行に伴ってバンクBK7のプログラムに基づ
いて別のバンクのキャラクタデータをキャラクタ用メモ
リ26に転送制御する場合を述べた。しかし、転送制御
データは、キャラクタデータを記憶している各バンクの
最終アドレスに近い数バイトで記憶させてもよい。
また、上述の実施例では、プログラム用メモリ24とし
て、マスクROMを用いた。しかしながら、このプログ
ラム用メモリ24としては、たとえばEPROMなども
利用可能であり、不揮発性のちのでありさえすればどの
ようなメモリをも利用できる。
て、マスクROMを用いた。しかしながら、このプログ
ラム用メモリ24としては、たとえばEPROMなども
利用可能であり、不揮発性のちのでありさえすればどの
ようなメモリをも利用できる。
さらに、キャラクタ用メモリ26には、実施例ではキャ
ラクタデータが書き込まれるが、このようなデータとし
ては、他にビデオデータなども書き込むことができ、こ
の場合には、キャラクタ用メモリ26はいわゆるビデオ
RAMとしても利用できる。
ラクタデータが書き込まれるが、このようなデータとし
ては、他にビデオデータなども書き込むことができ、こ
の場合には、キャラクタ用メモリ26はいわゆるビデオ
RAMとしても利用できる。
第1図はこの発明の一実施例を示す分解斜視図である。
第2図は第1図に示すカートリッジが利用可能な家庭用
テレビゲーム機の一例を示す概略ブロック図である。 第3図は第1図および第2図に示すプログラム用メモリ
とキャラクタ用メモリとの関係を示す詳細回路図である
。 第4図はプログラム用メモリのバンクとマイクロプロセ
サのメモリマツプとの関係を説明するための図解図であ
る。 図において、10はメモリカートリッジ、18は基板、
20はエツジ、24はプログラム用メモリ、26はキャ
ラクタ用メモリ、28は半導体素子ないしカウンタ、3
0はゲーム機本体、34はマイクロプロセサ、40はP
PU、46a 〜46Cはオアゲートを示す。 特許出願人 任天堂株式会社 代理人 弁理士 山 1)義 人 (ほか1名) −・ 1− 第2 − 第4図 (cpuメモリマツプ)(4 ハコ
テレビゲーム機の一例を示す概略ブロック図である。 第3図は第1図および第2図に示すプログラム用メモリ
とキャラクタ用メモリとの関係を示す詳細回路図である
。 第4図はプログラム用メモリのバンクとマイクロプロセ
サのメモリマツプとの関係を説明するための図解図であ
る。 図において、10はメモリカートリッジ、18は基板、
20はエツジ、24はプログラム用メモリ、26はキャ
ラクタ用メモリ、28は半導体素子ないしカウンタ、3
0はゲーム機本体、34はマイクロプロセサ、40はP
PU、46a 〜46Cはオアゲートを示す。 特許出願人 任天堂株式会社 代理人 弁理士 山 1)義 人 (ほか1名) −・ 1− 第2 − 第4図 (cpuメモリマツプ)(4 ハコ
Claims (1)
- 【特許請求の範囲】 1 相対的に小さいアドレス空間をアクセス可能な中央
処理ユニットを含むパーソナルコンピュータ本体に対し
て着脱自在であり、かつその使用に際して前記本体に装
着されるメモリカートリッジであって、ケース、前記ケ
ースに収納される基板、 前記基板に装着され、相対的に大きい記憶容量を有し、
その記憶領域が複数のバンクに分割された不揮発性の第
1のメモリ、 前記基板に装着されて前記第1のメモリのバンクを選択
的に指定するための能動素子、および前記基板に装着さ
れ、相対的に小さい記憶容量を有する、かつ読出し・書
込み可能な第2のメモリ、 前記基板上に形成され、前記第1のメモリおよび前記第
2のメモリのアドレス端子とデータ端子とをその基板の
エッジに引き出すとともに、前記第1のメモリと前記能
動素子とを接続するための導電パターンを備える、メモ
リカートリッジ。 2 前記第1のメモリの少なくとも1つのバンクには、
他のバンクを選択するためのバンク選択データがストア
されていて、 前記能動素子は前記第1のメモリから与えられるバンク
選択データに基づいて前記第1のメモリの前記他のバン
クを選択する、特許請求の範囲第1項記載のメモリカー
トリッジ。 3 前記第1のメモリの複数のバンクのうちの特定の1
つは、前記中央処理ユニットが常時アクセス可能な記憶
領域としてその第1のアドレス空間に割り付けられ、そ
こには前記中央処理ユニットがアクセス可能な第2のア
ドレス空間に対応するバンクを選択するためのバンク選
択データが記憶され、 前記能動素子は前記第1のメモリから与えられる前記バ
ンク選択データに基づいて、前記第2のアドレス空間に
よって前記第1のメモリのバンクを選択する、特許請求
の範囲第2項記載のメモリカートリッジ。 4 前記第1のメモリの残余のバンクには、使用目的に
応じた表示画面を形成するための表示データと、使用目
的を達成するためのプログラムデータと、必要に応じて
前記表示データを前記第2のメモリに転送するための命
令データとが記憶される、特許請求の範囲第3項記載の
メモリカートリッジ。 5 前記第1のメモリの前記残余のバンクには、前記表
示データとしてキャラクタのデータがストアされる、特
許請求の範囲第4項記載のメモリカートリッジ。 6 前記パーソナルコンピュータ本体はビデオゲーム機
を構成し、前記キャラクタのデータはそのゲームに用い
られるキャラクタのデータである、特許請求の範囲第5
項記載のメモリカートリッジ。 7 前記第1のメモリはROMを含み、前記第2のメモ
リはRAMを含む、特許請求の範囲第1項ないし第6項
のいずれかに記載のメモリカートリッジ。 8 前記第1のメモリはアドレス端子を含み、前記能動
素子は前記第1のメモリから与えられるバンク選択デー
タを受けて、バンク切り換えのための信号を前記第1の
メモリの前記アドレス端子に与える半導体素子を含む、
特許請求の範囲第2項または第3項記載のメモリカート
リッジ。 9 前記半導体素子は前記バンク選択データを保持する
ための保持手段を含む、特許請求の範囲第8項記載のメ
モリカートリッジ。 10 前記能動素子は前記中央処理ユニットから前記第
1のメモリに含まれる特定のバンクを指定する信号が与
えられたとき、その信号を前記第1のメモリの上位のア
ドレス端子に与え、この信号が与えられないとき前記保
持手段の出力を前記第1のメモリの前記上位のアドレス
に与えるゲート手段を含む、特許請求の範囲第9項記載
のメモリカートリッジ。
Priority Applications (15)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61104175A JPS62260244A (ja) | 1986-05-06 | 1986-05-06 | メモリカ−トリツジ |
NO871847A NO172914C (no) | 1986-05-06 | 1987-05-04 | Lagerkassett |
US07/047,039 US4926372A (en) | 1986-05-06 | 1987-05-05 | Memory cartridge bank selecting |
BR8702303A BR8702303A (pt) | 1986-05-06 | 1987-05-06 | Cartucho de memoria |
DE3751852T DE3751852T2 (de) | 1986-05-06 | 1987-05-06 | Speicherkassette |
EP87304050A EP0246025B1 (en) | 1986-05-06 | 1987-05-06 | Memory cartridge |
CA000536489A CA1301942C (en) | 1986-05-06 | 1987-05-06 | Memory cartridge |
KR1019870004420A KR930011784B1 (ko) | 1986-05-06 | 1987-05-06 | 메모리 카트리지 |
CN87103401A CN1009970B (zh) | 1986-05-06 | 1987-05-06 | 存储盒 |
AU72528/87A AU602141B2 (en) | 1986-05-06 | 1987-05-06 | Memory cartridge |
AR87307485A AR241833A1 (es) | 1986-05-06 | 1987-05-06 | Cartucho de memoria para computacion. |
MYPI88001603A MY104380A (en) | 1986-05-06 | 1988-12-30 | Memory cartridge |
US07/459,323 US4984193A (en) | 1986-05-06 | 1989-12-29 | Memory cartridge |
US07/610,198 US5226136A (en) | 1986-05-06 | 1990-11-05 | Memory cartridge bank selecting apparatus |
AU68352/90A AU644394B2 (en) | 1986-05-06 | 1990-12-21 | Memory cartridge |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61104175A JPS62260244A (ja) | 1986-05-06 | 1986-05-06 | メモリカ−トリツジ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62260244A true JPS62260244A (ja) | 1987-11-12 |
JPH0420492B2 JPH0420492B2 (ja) | 1992-04-03 |
Family
ID=14373685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61104175A Granted JPS62260244A (ja) | 1986-05-06 | 1986-05-06 | メモリカ−トリツジ |
Country Status (12)
Country | Link |
---|---|
US (2) | US4926372A (ja) |
EP (1) | EP0246025B1 (ja) |
JP (1) | JPS62260244A (ja) |
KR (1) | KR930011784B1 (ja) |
CN (1) | CN1009970B (ja) |
AR (1) | AR241833A1 (ja) |
AU (2) | AU602141B2 (ja) |
BR (1) | BR8702303A (ja) |
CA (1) | CA1301942C (ja) |
DE (1) | DE3751852T2 (ja) |
MY (1) | MY104380A (ja) |
NO (1) | NO172914C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62287352A (ja) * | 1986-06-06 | 1987-12-14 | Matsushita Electric Ind Co Ltd | 電子機器 |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6241611B1 (en) | 1995-05-10 | 2001-06-05 | Nintendo Co., Ltd. | Function expansion device and operating device using the function expansion device |
IN188196B (ja) * | 1995-05-15 | 2002-08-31 | Silicon Graphics Inc | |
US5686730A (en) * | 1995-05-15 | 1997-11-11 | Silicon Graphics, Inc. | Dimm pair with data memory and state memory |
US5802544A (en) * | 1995-06-07 | 1998-09-01 | International Business Machines Corporation | Addressing multiple removable memory modules by remapping slot addresses |
AU734018B2 (en) | 1995-10-09 | 2001-05-31 | Nintendo Co., Ltd. | Three-dimension image processing system |
JPH09167050A (ja) | 1995-10-09 | 1997-06-24 | Nintendo Co Ltd | 操作装置およびそれを用いる画像処理システム |
JP3544268B2 (ja) | 1995-10-09 | 2004-07-21 | 任天堂株式会社 | 三次元画像処理装置およびそれを用いた画像処理方法 |
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