JP3292698B2 - 電子機器装置 - Google Patents
電子機器装置Info
- Publication number
- JP3292698B2 JP3292698B2 JP19639998A JP19639998A JP3292698B2 JP 3292698 B2 JP3292698 B2 JP 3292698B2 JP 19639998 A JP19639998 A JP 19639998A JP 19639998 A JP19639998 A JP 19639998A JP 3292698 B2 JP3292698 B2 JP 3292698B2
- Authority
- JP
- Japan
- Prior art keywords
- short
- circuit detection
- detection signal
- code data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2289—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by configuration test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
-
- A—HUMAN NECESSITIES
- A63—SPORTS; GAMES; AMUSEMENTS
- A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
- A63F2300/00—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game
- A63F2300/20—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game characterised by details of the game platform
- A63F2300/201—Playing authorisation given at platform level
-
- A—HUMAN NECESSITIES
- A63—SPORTS; GAMES; AMUSEMENTS
- A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
- A63F2300/00—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game
- A63F2300/20—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game characterised by details of the game platform
- A63F2300/206—Game information storage, e.g. cartridges, CD ROM's, DVD's, smart cards
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Security & Cryptography (AREA)
- Software Systems (AREA)
- Storage Device Security (AREA)
- Pinball Game Machines (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本願発明は、電子機器装置本
体に着脱自在に装着されるカートリッジを有し、このカ
ートリッジに組み込まれるメモリからゲームプログラム
を読み取って実行する電子機器装置に関するものであ
る。
体に着脱自在に装着されるカートリッジを有し、このカ
ートリッジに組み込まれるメモリからゲームプログラム
を読み取って実行する電子機器装置に関するものであ
る。
【０００２】
【従来の技術】従来、カートリッジを着脱自在に電子機
器装置本体に装着し、カートリッジに組み込まれたメモ
リからゲームプログラムを読み取って実行する電子機器
装置が種々提案されている。従来のこの種の電子機器装
置に装着されるカートリッジは、接続用のコネクタを有
し、コネクタには複数のピン端子が設けられ、これらの
ピン端子を経由して電子機器装置本体側の回路部と、カ
ートリッジ側のメモリ回路部とが電気的に接続される。
近年提供される電子機器装置は技術進歩が目覚しく、電
子機器装置本体側と、カートリッジ側との間で多種類の
データや各種信号の受け渡しを行うために、多数のピン
端子が設けられている。このように、コネクタの限られ
たスペースに多数のピン端子を配列すると、個々のピン
端子の幅を狭く設定すると共に、隣り合うピン端子間の
間隔も可能な限り狭くする必要が生じる。また、従来の
電子機器装置は、カートリッジが装着されると、そのカ
ートリッジが正規のカートリッジであるか不正なカート
リッジであるかを判定し、不正なカートリッジである場
合には、ゲームプログラムの実行を禁止するようにして
いる。例えば、電子機器装置本体側に設けたメモリに商
標などの第１の画像データを記憶し、カートリッジ側に
設けたメモリに第２の画像データを記憶しておき、双方
の画像データが一致した場合にのみゲームの実行を許可
するようにしている。
器装置本体に装着し、カートリッジに組み込まれたメモ
リからゲームプログラムを読み取って実行する電子機器
装置が種々提案されている。従来のこの種の電子機器装
置に装着されるカートリッジは、接続用のコネクタを有
し、コネクタには複数のピン端子が設けられ、これらの
ピン端子を経由して電子機器装置本体側の回路部と、カ
ートリッジ側のメモリ回路部とが電気的に接続される。
近年提供される電子機器装置は技術進歩が目覚しく、電
子機器装置本体側と、カートリッジ側との間で多種類の
データや各種信号の受け渡しを行うために、多数のピン
端子が設けられている。このように、コネクタの限られ
たスペースに多数のピン端子を配列すると、個々のピン
端子の幅を狭く設定すると共に、隣り合うピン端子間の
間隔も可能な限り狭くする必要が生じる。また、従来の
電子機器装置は、カートリッジが装着されると、そのカ
ートリッジが正規のカートリッジであるか不正なカート
リッジであるかを判定し、不正なカートリッジである場
合には、ゲームプログラムの実行を禁止するようにして
いる。例えば、電子機器装置本体側に設けたメモリに商
標などの第１の画像データを記憶し、カートリッジ側に
設けたメモリに第２の画像データを記憶しておき、双方
の画像データが一致した場合にのみゲームの実行を許可
するようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、コネク
タの限られたスペースに多数のピン端子を配列し、個々
のピン端子の幅を狭く設定すると共に、隣り合うピン端
子間の間隔も可能な限り狭くした場合は、カートリッジ
を装着する際の僅かなずれによってピン端子が他のピン
端子や回路部と接触する場合が想定される。このよう
に、ピン端子が他のピン端子や回路部と接触すると、信
号が適切に伝送されなかったり、他の信号に化けてしま
ったりして誤動作を生ずるおそれがあった。また、従来
の電子機器装置は、装着されたカートリッジが真正なも
のでない場合には、そのカートリッジを排除するように
しているにもかかわらず、市場には依然として不正なカ
ートリッジが出回っており、更に改良されたセキュリテ
ィーチェックを行うことにより、不正なカートリッジを
確実に排除することが望まれていた。
タの限られたスペースに多数のピン端子を配列し、個々
のピン端子の幅を狭く設定すると共に、隣り合うピン端
子間の間隔も可能な限り狭くした場合は、カートリッジ
を装着する際の僅かなずれによってピン端子が他のピン
端子や回路部と接触する場合が想定される。このよう
に、ピン端子が他のピン端子や回路部と接触すると、信
号が適切に伝送されなかったり、他の信号に化けてしま
ったりして誤動作を生ずるおそれがあった。また、従来
の電子機器装置は、装着されたカートリッジが真正なも
のでない場合には、そのカートリッジを排除するように
しているにもかかわらず、市場には依然として不正なカ
ートリッジが出回っており、更に改良されたセキュリテ
ィーチェックを行うことにより、不正なカートリッジを
確実に排除することが望まれていた。
【０００４】本願発明は、上記に鑑みて案出されたもの
で、複数のピン端子と、これらのピン端子に接続される
回路部の短絡を確実に検出して、誤動作を防止すること
のできる電子機器装置を提供することを目的とする。ま
た、本願発明は、電源投入時にピン端子の短絡チェック
を自動的に行うと共に、更に改善されたセキュリティー
チェックを行うことにより、誤動作を確実に防止しつ
つ、不正なカートリッジを排除することのできる電子機
器装置を提供することを目的とする。
で、複数のピン端子と、これらのピン端子に接続される
回路部の短絡を確実に検出して、誤動作を防止すること
のできる電子機器装置を提供することを目的とする。ま
た、本願発明は、電源投入時にピン端子の短絡チェック
を自動的に行うと共に、更に改善されたセキュリティー
チェックを行うことにより、誤動作を確実に防止しつ
つ、不正なカートリッジを排除することのできる電子機
器装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明が提供する請求項
１に係る電子機器装置は、上記目的を達成するために、
下記の要件を備えたことを特徴とする。すなわち、 （イ）電子機器装置本体と、当該電子機器装置本体に着
脱自在に装着されるカートリッジを有すること。 （ロ）前記カートリッジは、複数の端子を有するコネク
タを具備し、当該コネクタを介して電子機器装置本体と
接続されること。 （ハ）前記電子機器装置本体は、前記複数の端子を介し
て接続される回路部の短絡検出を行うための第１の短絡
検出信号を出力する第１の信号出力手段を有すること。 （ニ）前記電子機器装置本体は、前記第１の短絡検出信
号を出力した後に第２の短絡検出信号を出力する第２の
信号出力手段を有すること。 （ホ）前記第１の短絡検出信号は、複数のビットから成
り、各ビットは前記コネクタのそれぞれの端子を経由し
て伝送されること。 （ヘ）前記第１の短絡検出信号を形成するそれぞれのビ
ットは、隣り合う端子を経由するビット同士が互いに異
なる論理レベルに設定されていること。 （ト）前記第２の短絡検出信号は、複数のビットから成
り、各ビットは前記コネクタのそれぞれの端子を経由し
て伝送されること。 （チ）前記第２の短絡検出信号を形成するそれぞれのビ
ットは、隣り合う端子を経由するビット同士が互いに異
なる論理レベルに設定され、且つ第１の短絡検出信号の
対応する各ビットの論理レベルとは異なる論理レベルに
設定されていること。 （リ）前記カートリッジは、前記複数の端子を介して第
１の短絡検出信号及び第２の短絡検出信号を受信する受
信手段を有すること。 （ヌ）前記受信手段は、受信した第１及び第２の短絡検
出信号に基づいて短絡しているか否かを判定する判定手
段を有すること。 （ル）前記判定手段は、第１の短絡検出信号の隣り合う
ビット同士の論理レベルが互いに異なる論理レベルであ
り、且つ第２の短絡検出信号の隣り合うビット同士の論
理レベルが互いに異なる論理レベルであり、且つ第２の
短絡検出信号を形成するそれぞれのビットが、対応する
第１の短絡検出信号の各ビットの論理レベルとは異なる
論理レベルである場合に、短絡検出結果が良好であると
判定すること。
１に係る電子機器装置は、上記目的を達成するために、
下記の要件を備えたことを特徴とする。すなわち、 （イ）電子機器装置本体と、当該電子機器装置本体に着
脱自在に装着されるカートリッジを有すること。 （ロ）前記カートリッジは、複数の端子を有するコネク
タを具備し、当該コネクタを介して電子機器装置本体と
接続されること。 （ハ）前記電子機器装置本体は、前記複数の端子を介し
て接続される回路部の短絡検出を行うための第１の短絡
検出信号を出力する第１の信号出力手段を有すること。 （ニ）前記電子機器装置本体は、前記第１の短絡検出信
号を出力した後に第２の短絡検出信号を出力する第２の
信号出力手段を有すること。 （ホ）前記第１の短絡検出信号は、複数のビットから成
り、各ビットは前記コネクタのそれぞれの端子を経由し
て伝送されること。 （ヘ）前記第１の短絡検出信号を形成するそれぞれのビ
ットは、隣り合う端子を経由するビット同士が互いに異
なる論理レベルに設定されていること。 （ト）前記第２の短絡検出信号は、複数のビットから成
り、各ビットは前記コネクタのそれぞれの端子を経由し
て伝送されること。 （チ）前記第２の短絡検出信号を形成するそれぞれのビ
ットは、隣り合う端子を経由するビット同士が互いに異
なる論理レベルに設定され、且つ第１の短絡検出信号の
対応する各ビットの論理レベルとは異なる論理レベルに
設定されていること。 （リ）前記カートリッジは、前記複数の端子を介して第
１の短絡検出信号及び第２の短絡検出信号を受信する受
信手段を有すること。 （ヌ）前記受信手段は、受信した第１及び第２の短絡検
出信号に基づいて短絡しているか否かを判定する判定手
段を有すること。 （ル）前記判定手段は、第１の短絡検出信号の隣り合う
ビット同士の論理レベルが互いに異なる論理レベルであ
り、且つ第２の短絡検出信号の隣り合うビット同士の論
理レベルが互いに異なる論理レベルであり、且つ第２の
短絡検出信号を形成するそれぞれのビットが、対応する
第１の短絡検出信号の各ビットの論理レベルとは異なる
論理レベルである場合に、短絡検出結果が良好であると
判定すること。
【０００６】また、本発明が提供する請求項２に係る電
子機器装置は、請求項１に下記の要件を付加したことを
特徴とする。すなわち、 （イ）前記カートリッジは、ゲームプログラムを記憶し
たプログラム記憶手段と、セキュリティーチェックに関
する第１のコードデータを記憶した第１のコードデータ
記憶手段を有すること。 （ロ）前記カートリッジは、前記判定手段によって短絡
検出結果が良好であると判定された場合に、前記第１の
コードデータ記憶手段から第１のコードデータを読み取
る読取手段を有すること。 （ハ）前記カートリッジは、前記読み取られた第１のコ
ードデータを前記コネクタを介して電子機器装置本体へ
出力するコードデータ出力手段を有すること。 （ニ）前記電子機器装置本体は、セキュリティーチェッ
クに関する第２のコードデータを記憶した第２のコード
データ記憶手段を有すること。 （ホ）前記電子機器装置本体は、第１のコードデータと
第２のコードデータとを比較し、双方が所定の関係にあ
るかどうかを判定する比較判定手段を有すること。 （ヘ）前記電子機器装置本体は、比較判定手段によって
第１のコードデータと第２のコードデータとが所定の関
係にないと判定された場合に、前記カートリッジから電
子機器装置本体へのゲームプログラムの転送を禁止する
禁止手段を有すること。 （ト）前記電子機器装置本体は、比較判定手段によって
第１のコードデータと第２のコードデータとが所定の関
係にあると判定された場合に、前記カートリッジから電
子機器装置本体へのゲームプログラムの転送を許可する
許可手段を有すること。 （チ）前記電子機器装置本体は、前記カートリッジから
転送されたゲームプログラムに基づいてゲームに係る制
御処理を実行する制御処理手段を有すること。
子機器装置は、請求項１に下記の要件を付加したことを
特徴とする。すなわち、 （イ）前記カートリッジは、ゲームプログラムを記憶し
たプログラム記憶手段と、セキュリティーチェックに関
する第１のコードデータを記憶した第１のコードデータ
記憶手段を有すること。 （ロ）前記カートリッジは、前記判定手段によって短絡
検出結果が良好であると判定された場合に、前記第１の
コードデータ記憶手段から第１のコードデータを読み取
る読取手段を有すること。 （ハ）前記カートリッジは、前記読み取られた第１のコ
ードデータを前記コネクタを介して電子機器装置本体へ
出力するコードデータ出力手段を有すること。 （ニ）前記電子機器装置本体は、セキュリティーチェッ
クに関する第２のコードデータを記憶した第２のコード
データ記憶手段を有すること。 （ホ）前記電子機器装置本体は、第１のコードデータと
第２のコードデータとを比較し、双方が所定の関係にあ
るかどうかを判定する比較判定手段を有すること。 （ヘ）前記電子機器装置本体は、比較判定手段によって
第１のコードデータと第２のコードデータとが所定の関
係にないと判定された場合に、前記カートリッジから電
子機器装置本体へのゲームプログラムの転送を禁止する
禁止手段を有すること。 （ト）前記電子機器装置本体は、比較判定手段によって
第１のコードデータと第２のコードデータとが所定の関
係にあると判定された場合に、前記カートリッジから電
子機器装置本体へのゲームプログラムの転送を許可する
許可手段を有すること。 （チ）前記電子機器装置本体は、前記カートリッジから
転送されたゲームプログラムに基づいてゲームに係る制
御処理を実行する制御処理手段を有すること。
【０００７】
【発明の実施の形態】本願発明に係る電子機器装置の実
施の形態を図面に基づいて説明する。請求項１に係る電
子機器装置１は、図１乃至図３に示すように、電子機器
装置本体２と、当該電子機器装置本体２に着脱自在に装
着されるカートリッジ５を有する。カートリッジ５は、
複数の端子（ピン端子）を有するコネクタ６を具備し、
当該コネクタ６を介して電子機器装置本体２と接続され
る。同様に、電子機器装置本体２は、複数の端子（ピン
端子）を有するコネクタ４を具備し、当該コネクタ４を
介してカートリッジ５と接続される。すなわち、カート
リッジ５が電子機器装置本体２に装着されると、コネク
タ４とコネクタ６のそれぞれの対応するピン端子同士が
接続され、これらの端子を介して電子機器装置本体２と
カートリッジ５が電気的に接続される。電子機器装置本
体２は、システムＬＳＩ３と、システムＬＳＩ３に接続
されるキー操作部７、スピーカ８、ＬＣＤパネル９を有
する。キー操作部７は方向キー、選択キー、決定キー等
の複数のキースイッチを有する。スピーカ８は、ゲーム
に関する各種音声、効果音等を出力する。ＬＣＤパネル
９は、電源投入時の初期画面や、ゲームの展開に応じて
各種キャラクターや背景画像を表示する。
施の形態を図面に基づいて説明する。請求項１に係る電
子機器装置１は、図１乃至図３に示すように、電子機器
装置本体２と、当該電子機器装置本体２に着脱自在に装
着されるカートリッジ５を有する。カートリッジ５は、
複数の端子（ピン端子）を有するコネクタ６を具備し、
当該コネクタ６を介して電子機器装置本体２と接続され
る。同様に、電子機器装置本体２は、複数の端子（ピン
端子）を有するコネクタ４を具備し、当該コネクタ４を
介してカートリッジ５と接続される。すなわち、カート
リッジ５が電子機器装置本体２に装着されると、コネク
タ４とコネクタ６のそれぞれの対応するピン端子同士が
接続され、これらの端子を介して電子機器装置本体２と
カートリッジ５が電気的に接続される。電子機器装置本
体２は、システムＬＳＩ３と、システムＬＳＩ３に接続
されるキー操作部７、スピーカ８、ＬＣＤパネル９を有
する。キー操作部７は方向キー、選択キー、決定キー等
の複数のキースイッチを有する。スピーカ８は、ゲーム
に関する各種音声、効果音等を出力する。ＬＣＤパネル
９は、電源投入時の初期画面や、ゲームの展開に応じて
各種キャラクターや背景画像を表示する。
【０００８】図１に示すように、システムＬＳＩ３は、
ＣＰＵ１１と、ＲＯＭ１５と、バスインターフェース
（Ｉ／Ｆ）回路１７と、ＲＡＭ１９と、ＤＭＡコントロ
ーラ（ＤＭＡＣ）２１と、表示制御回路２３と、ＬＣＤ
インターフェース（Ｉ／Ｆ）回路２５と、キーインター
フェース（Ｉ／Ｆ）回路２７と、サウンドコントローラ
２９とを有する。これらの種々の回路部は内部バス１３
を介して相互に接続される。また、システムＬＳＩ３に
は、発振回路（ＯＳＣ）３３が設けられている。ＲＯＭ
１５には、電源がオンされた時に初期化を行い、短絡チ
ェック及びセキュリティーチェックを実行するための初
期化プログラム等の種々のプログラムや各種ゲームの制
御データ等が記憶されている。ＣＰＵ１１は、ＲＯＭ１
５に記憶された各種プログラムや制御データに基づいて
全体的な制御処理を実行するものである。
ＣＰＵ１１と、ＲＯＭ１５と、バスインターフェース
（Ｉ／Ｆ）回路１７と、ＲＡＭ１９と、ＤＭＡコントロ
ーラ（ＤＭＡＣ）２１と、表示制御回路２３と、ＬＣＤ
インターフェース（Ｉ／Ｆ）回路２５と、キーインター
フェース（Ｉ／Ｆ）回路２７と、サウンドコントローラ
２９とを有する。これらの種々の回路部は内部バス１３
を介して相互に接続される。また、システムＬＳＩ３に
は、発振回路（ＯＳＣ）３３が設けられている。ＲＯＭ
１５には、電源がオンされた時に初期化を行い、短絡チ
ェック及びセキュリティーチェックを実行するための初
期化プログラム等の種々のプログラムや各種ゲームの制
御データ等が記憶されている。ＣＰＵ１１は、ＲＯＭ１
５に記憶された各種プログラムや制御データに基づいて
全体的な制御処理を実行するものである。
【０００９】バスインターフェース（Ｉ／Ｆ）回路１７
は、システムＬＳＩ３の各回路部と接続され、カートリ
ッジ５とのあいだでデータや各種信号の受け渡しを行う
ためのインターフェースである。また、バスインターフ
ェース回路１７は、短絡検出を行うための第１及び第２
の短絡検出信号を記憶した記憶部を有し、電源投入時に
この第１及び第２の短絡検出信号を出力する。すなわ
ち、バスインターフェース回路１７は、コネクタ４，６
の各端子を介して接続される回路部の短絡検出を行うた
めの第１の短絡検出信号を出力する第１の信号出力手段
を有し、この第１の短絡検出信号を出力した後に第２の
短絡検出信号を出力する第２の信号出力手段を有する。
は、システムＬＳＩ３の各回路部と接続され、カートリ
ッジ５とのあいだでデータや各種信号の受け渡しを行う
ためのインターフェースである。また、バスインターフ
ェース回路１７は、短絡検出を行うための第１及び第２
の短絡検出信号を記憶した記憶部を有し、電源投入時に
この第１及び第２の短絡検出信号を出力する。すなわ
ち、バスインターフェース回路１７は、コネクタ４，６
の各端子を介して接続される回路部の短絡検出を行うた
めの第１の短絡検出信号を出力する第１の信号出力手段
を有し、この第１の短絡検出信号を出力した後に第２の
短絡検出信号を出力する第２の信号出力手段を有する。
【００１０】ＲＡＭ１９は、表示データやサウンドデー
タ等の各種データを一時的に記憶する記憶部である。Ｄ
ＭＡコントローラ２１は、ＲＡＭ１９と接続され、ＲＡ
Ｍ１９に記憶された表示データやサウンドデータ等の各
種データをＣＰＵ１１の制御を介することなく、直接的
に表示制御回路２３やサウンドコントローラ２９へ転送
するものである。表示制御回路２３は、ＤＭＡコントロ
ーラ２１と接続され、ＤＭＡコントローラ２１から転送
された座標データ、フォントデータ、画像データ等の各
種データを表示用データに加工するための表示に関する
制御を行うものである。サウンドコントローラ２９は、
ＤＭＡコントローラ２１と接続され、ＤＭＡコントロー
ラ２１から転送されたサウンドデータ等の各種データを
音声信号に変換してスピーカ８へ出力するものである。
ＬＣＤインターフェース回路２５は、表示制御回路２３
と接続され、表示制御回路２３から入力した表示データ
をＬＣＤパネル９へ出力するものである。キーインター
フェース回路２７は、キー操作部７と接続され、キー操
作部７のキースイッチが操作されたときに操作信号をＣ
ＰＵ１１へ出力するものである。発振回路３３は、発振
子３１と接続され、発振子３１からの一定周期の発振パ
ルスを分周して周期の異なる複数種類のクロックパルス
を生成する。システムＬＳＩ３は、発振回路３３からの
一定周期のクロックパルスに基づいて時間情報を出力す
る時間情報出力部を有する。
タ等の各種データを一時的に記憶する記憶部である。Ｄ
ＭＡコントローラ２１は、ＲＡＭ１９と接続され、ＲＡ
Ｍ１９に記憶された表示データやサウンドデータ等の各
種データをＣＰＵ１１の制御を介することなく、直接的
に表示制御回路２３やサウンドコントローラ２９へ転送
するものである。表示制御回路２３は、ＤＭＡコントロ
ーラ２１と接続され、ＤＭＡコントローラ２１から転送
された座標データ、フォントデータ、画像データ等の各
種データを表示用データに加工するための表示に関する
制御を行うものである。サウンドコントローラ２９は、
ＤＭＡコントローラ２１と接続され、ＤＭＡコントロー
ラ２１から転送されたサウンドデータ等の各種データを
音声信号に変換してスピーカ８へ出力するものである。
ＬＣＤインターフェース回路２５は、表示制御回路２３
と接続され、表示制御回路２３から入力した表示データ
をＬＣＤパネル９へ出力するものである。キーインター
フェース回路２７は、キー操作部７と接続され、キー操
作部７のキースイッチが操作されたときに操作信号をＣ
ＰＵ１１へ出力するものである。発振回路３３は、発振
子３１と接続され、発振子３１からの一定周期の発振パ
ルスを分周して周期の異なる複数種類のクロックパルス
を生成する。システムＬＳＩ３は、発振回路３３からの
一定周期のクロックパルスに基づいて時間情報を出力す
る時間情報出力部を有する。
【００１１】図２に示すように、システムＬＳＩ３とカ
ートリッジ５はコネクタ４，６を介して接続され、この
コネクタ４，６を経由してアース（ＧＮＤ）及び電源
（ＶＣＣ）がシステムＬＳＩ３からカートリッジ５へ供
給されると共に、種々のデータの受け渡しが行われる。
また、信号Ｘ０〜Ｘ７及びクロック信号がシステムＬＳ
Ｉ３からカートリッジ５へ伝送されると共に、ＯＫ信号
がカートリッジ５からシステムＬＳＩ３へ伝送される。
ートリッジ５はコネクタ４，６を介して接続され、この
コネクタ４，６を経由してアース（ＧＮＤ）及び電源
（ＶＣＣ）がシステムＬＳＩ３からカートリッジ５へ供
給されると共に、種々のデータの受け渡しが行われる。
また、信号Ｘ０〜Ｘ７及びクロック信号がシステムＬＳ
Ｉ３からカートリッジ５へ伝送されると共に、ＯＫ信号
がカートリッジ５からシステムＬＳＩ３へ伝送される。
【００１２】図３に示すように、短絡検出を行うための
第１の短絡検出信号は、複数のビットから成り、各ビッ
トはコネクタ６のそれぞれのピン端子を経由してパラレ
ルに伝送される。この第１の短絡検出信号を形成するそ
れぞれのビットは、隣り合うピン端子を経由するビット
同士が互いに異なる論理レベルに設定されている。すな
わち、コネクタ６のピン端子Ｐ２を経由して伝送される
信号Ｘ０は、論理レベル「０」に設定され、ピン端子Ｐ
３を経由して伝送される信号Ｘ１は、論理レベル「１」
に設定され、ピン端子Ｐ４を経由して伝送される信号Ｘ
２は、論理レベル「０」に設定され、ピン端子Ｐ５を経
由して伝送される信号Ｘ３は、論理レベル「１」に設定
され、ピン端子Ｐ６を経由して伝送される信号Ｘ４は、
論理レベル「０」に設定され、ピン端子Ｐ７を経由して
伝送される信号Ｘ５は、論理レベル「１」に設定され、
ピン端子Ｐ８を経由して伝送される信号Ｘ６は、論理レ
ベル「０」に設定され、ピン端子Ｐ９を経由して伝送さ
れる信号Ｘ７は、論理レベル「１」に設定される。尚、
上記では、ピン端子Ｐ２からピン端子Ｐ９までの８個の
連続して配置されたそれぞれのピン端子を経由して第１
の短絡検出信号を伝送するように構成したが、本発明は
これに限定されることなく、連続して配置された更に多
くのピン端子を経由して第１の短絡検出信号を伝送する
ように構成してもよい。
第１の短絡検出信号は、複数のビットから成り、各ビッ
トはコネクタ６のそれぞれのピン端子を経由してパラレ
ルに伝送される。この第１の短絡検出信号を形成するそ
れぞれのビットは、隣り合うピン端子を経由するビット
同士が互いに異なる論理レベルに設定されている。すな
わち、コネクタ６のピン端子Ｐ２を経由して伝送される
信号Ｘ０は、論理レベル「０」に設定され、ピン端子Ｐ
３を経由して伝送される信号Ｘ１は、論理レベル「１」
に設定され、ピン端子Ｐ４を経由して伝送される信号Ｘ
２は、論理レベル「０」に設定され、ピン端子Ｐ５を経
由して伝送される信号Ｘ３は、論理レベル「１」に設定
され、ピン端子Ｐ６を経由して伝送される信号Ｘ４は、
論理レベル「０」に設定され、ピン端子Ｐ７を経由して
伝送される信号Ｘ５は、論理レベル「１」に設定され、
ピン端子Ｐ８を経由して伝送される信号Ｘ６は、論理レ
ベル「０」に設定され、ピン端子Ｐ９を経由して伝送さ
れる信号Ｘ７は、論理レベル「１」に設定される。尚、
上記では、ピン端子Ｐ２からピン端子Ｐ９までの８個の
連続して配置されたそれぞれのピン端子を経由して第１
の短絡検出信号を伝送するように構成したが、本発明は
これに限定されることなく、連続して配置された更に多
くのピン端子を経由して第１の短絡検出信号を伝送する
ように構成してもよい。
【００１３】上記第１の短絡検出信号を出力した後に伝
送される第２の短絡検出信号は、複数のビットから成
り、各ビットはコネクタ６のそれぞれの端子（ピン）を
経由してパラレルに伝送される。この第２の短絡検出信
号を形成するそれぞれのビットは、隣り合うピン端子を
経由するビット同士が互いに異なる論理レベルに設定さ
れ、且つ第１の短絡検出信号の対応する各ビットの論理
レベルとは異なる論理レベルに設定されている。すなわ
ち、コネクタ６のピン端子Ｐ２を経由して伝送される信
号Ｘ０は、論理レベル「１」に設定され、ピン端子Ｐ３
を経由して伝送される信号Ｘ１は、論理レベル「０」に
設定され、ピン端子Ｐ４を経由して伝送される信号Ｘ２
は、論理レベル「１」に設定され、ピン端子Ｐ５を経由
して伝送される信号Ｘ３は、論理レベル「０」に設定さ
れ、ピン端子Ｐ６を経由して伝送される信号Ｘ４は、論
理レベル「１」に設定され、ピン端子Ｐ７を経由して伝
送される信号Ｘ５は、論理レベル「０」に設定され、ピ
ン端子Ｐ８を経由して伝送される信号Ｘ６は、論理レベ
ル「１」に設定され、ピン端子Ｐ９を経由して伝送され
る信号Ｘ７は、論理レベル「０」に設定される。尚、上
記では、ピン端子Ｐ２からピン端子Ｐ９までの８個の連
続して配置されたそれぞれのピン端子を経由して第２の
短絡検出信号を伝送するように構成したが、本発明はこ
れに限定されることなく、連続して配置された更に多く
の、または８個より少ない数のピン端子を経由して第２
の短絡検出信号を伝送するように構成してもよい。
送される第２の短絡検出信号は、複数のビットから成
り、各ビットはコネクタ６のそれぞれの端子（ピン）を
経由してパラレルに伝送される。この第２の短絡検出信
号を形成するそれぞれのビットは、隣り合うピン端子を
経由するビット同士が互いに異なる論理レベルに設定さ
れ、且つ第１の短絡検出信号の対応する各ビットの論理
レベルとは異なる論理レベルに設定されている。すなわ
ち、コネクタ６のピン端子Ｐ２を経由して伝送される信
号Ｘ０は、論理レベル「１」に設定され、ピン端子Ｐ３
を経由して伝送される信号Ｘ１は、論理レベル「０」に
設定され、ピン端子Ｐ４を経由して伝送される信号Ｘ２
は、論理レベル「１」に設定され、ピン端子Ｐ５を経由
して伝送される信号Ｘ３は、論理レベル「０」に設定さ
れ、ピン端子Ｐ６を経由して伝送される信号Ｘ４は、論
理レベル「１」に設定され、ピン端子Ｐ７を経由して伝
送される信号Ｘ５は、論理レベル「０」に設定され、ピ
ン端子Ｐ８を経由して伝送される信号Ｘ６は、論理レベ
ル「１」に設定され、ピン端子Ｐ９を経由して伝送され
る信号Ｘ７は、論理レベル「０」に設定される。尚、上
記では、ピン端子Ｐ２からピン端子Ｐ９までの８個の連
続して配置されたそれぞれのピン端子を経由して第２の
短絡検出信号を伝送するように構成したが、本発明はこ
れに限定されることなく、連続して配置された更に多く
の、または８個より少ない数のピン端子を経由して第２
の短絡検出信号を伝送するように構成してもよい。
【００１４】再び図１を参照するに、カートリッジ５
は、マスク（ＭＡＳＫ）ＲＯＭ４３、Ｓ−ＲＡＭ４５、
イニシャル制御部４７を有し、これらの各回路部はバス
４１を介して相互に接続されている。マスクＲＯＭ４３
には、ゲームプログラムが記憶されており、このゲーム
プログラムに従ってゲームが進行する。Ｓ−ＲＡＭ４５
はバックアップ用の電池を有しており、不揮発性のメモ
リとして機能する。Ｓ−ＲＡＭ４５には各種ゲーム情
報、例えば、ゲームを終了した時点でのデータ等が記憶
される。遊戯者は、次に電源を投入した時にこのＳ−Ｒ
ＡＭ４５に記憶されたゲーム情報を参照することによ
り、前回終了した個所から引き続きゲームを再開するこ
とができる。
は、マスク（ＭＡＳＫ）ＲＯＭ４３、Ｓ−ＲＡＭ４５、
イニシャル制御部４７を有し、これらの各回路部はバス
４１を介して相互に接続されている。マスクＲＯＭ４３
には、ゲームプログラムが記憶されており、このゲーム
プログラムに従ってゲームが進行する。Ｓ−ＲＡＭ４５
はバックアップ用の電池を有しており、不揮発性のメモ
リとして機能する。Ｓ−ＲＡＭ４５には各種ゲーム情
報、例えば、ゲームを終了した時点でのデータ等が記憶
される。遊戯者は、次に電源を投入した時にこのＳ−Ｒ
ＡＭ４５に記憶されたゲーム情報を参照することによ
り、前回終了した個所から引き続きゲームを再開するこ
とができる。
【００１５】尚、本発明は、上記Ｓ−ＲＡＭ４５には限
定されず、他の適宜の種類の不揮発性メモリを用いるこ
とができる。
定されず、他の適宜の種類の不揮発性メモリを用いるこ
とができる。
【００１６】図４に示すように、イニシャル制御部４７
は、イニシャルチェック部５１と、アクセスコントロー
ル部５３と、バンク制御部５５と、シリアルＲＯＭイン
ターフェース（Ｉ／Ｆ）５７を有する。イニシャルチェ
ック部５１は、前記コネクタ６の複数の端子を介して第
１の短絡検出信号及び第２の短絡検出信号を受信する受
信手段を有し、この受信した第１の短絡検出信号及び第
２の短絡検出信号に基づいてコネクタ６を介して接続さ
れる回路部の短絡検出を行うものである。アクセスコン
トロール部５３は、マスクＲＯＭ４３と接続されると共
に、Ｓ−ＲＡＭ４５と接続されており、システムＬＳＩ
３からの制御指令に基づいてマスクＲＯＭ４３へのアク
セスと、Ｓ−ＲＡＭ４５へのアクセスとを制御するもの
である。バンク制御部５５は、マスクＲＯＭ４３と接続
され、システムＬＳＩ３からの制御指令に基づいてバン
ク切り換えに係る制御を行う。また、バンク制御部５５
は、Ｓ−ＲＡＭ４５と接続されている。シリアルＲＯＭ
インターフェース５７は、アクセスコントロール部５３
と接続されている。
は、イニシャルチェック部５１と、アクセスコントロー
ル部５３と、バンク制御部５５と、シリアルＲＯＭイン
ターフェース（Ｉ／Ｆ）５７を有する。イニシャルチェ
ック部５１は、前記コネクタ６の複数の端子を介して第
１の短絡検出信号及び第２の短絡検出信号を受信する受
信手段を有し、この受信した第１の短絡検出信号及び第
２の短絡検出信号に基づいてコネクタ６を介して接続さ
れる回路部の短絡検出を行うものである。アクセスコン
トロール部５３は、マスクＲＯＭ４３と接続されると共
に、Ｓ−ＲＡＭ４５と接続されており、システムＬＳＩ
３からの制御指令に基づいてマスクＲＯＭ４３へのアク
セスと、Ｓ−ＲＡＭ４５へのアクセスとを制御するもの
である。バンク制御部５５は、マスクＲＯＭ４３と接続
され、システムＬＳＩ３からの制御指令に基づいてバン
ク切り換えに係る制御を行う。また、バンク制御部５５
は、Ｓ−ＲＡＭ４５と接続されている。シリアルＲＯＭ
インターフェース５７は、アクセスコントロール部５３
と接続されている。
【００１７】図５に示すように、上記イニシャルチェッ
ク部５１は、短絡判定回路５２と、シフトレジスタ５４
を有する。短絡判定回路５２は、受信した第１及び第２
の短絡検出信号に基づいて、複数のピン端子と、これら
のピン端子に接続される接続線及び回路部が短絡してい
るか否かを判定する判定手段である。この判定手段は、
受信した第１の短絡検出信号の隣り合うビット同士の論
理レベルが互いに異なる論理レベルであり、且つ受信し
た第２の短絡検出信号の隣り合うビット同士の論理レベ
ルが互いに異なる論理レベルであり、且つ第２の短絡検
出信号を形成するそれぞれのビットが、対応する第１の
短絡検出信号の各ビットの論理レベルとは異なる論理レ
ベルである場合に、複数のピン端子と、これらのピン端
子に接続される接続線及び回路部が短絡状態ではないこ
とを判定するものである。シフトレジスタ５４は、短絡
判定回路５２が短絡状態ではないことを判定した場合、
すなわち、短絡検出結果が良好であることを判定した場
合に、後で説明するＯＫ信号を出力する。
ク部５１は、短絡判定回路５２と、シフトレジスタ５４
を有する。短絡判定回路５２は、受信した第１及び第２
の短絡検出信号に基づいて、複数のピン端子と、これら
のピン端子に接続される接続線及び回路部が短絡してい
るか否かを判定する判定手段である。この判定手段は、
受信した第１の短絡検出信号の隣り合うビット同士の論
理レベルが互いに異なる論理レベルであり、且つ受信し
た第２の短絡検出信号の隣り合うビット同士の論理レベ
ルが互いに異なる論理レベルであり、且つ第２の短絡検
出信号を形成するそれぞれのビットが、対応する第１の
短絡検出信号の各ビットの論理レベルとは異なる論理レ
ベルである場合に、複数のピン端子と、これらのピン端
子に接続される接続線及び回路部が短絡状態ではないこ
とを判定するものである。シフトレジスタ５４は、短絡
判定回路５２が短絡状態ではないことを判定した場合、
すなわち、短絡検出結果が良好であることを判定した場
合に、後で説明するＯＫ信号を出力する。
【００１８】以上のごとく、請求項１に係る発明は、電
源投入時において、第１の短絡検出信号の隣り合うビッ
ト同士の論理レベルが互いに異なる論理レベルであり、
且つ第２の短絡検出信号の隣り合うビット同士の論理レ
ベルが互いに異なる論理レベルであり、且つ第２の短絡
検出信号を形成するそれぞれのビットが、対応する第１
の短絡検出信号の各ビットの論理レベルとは異なる論理
レベルである場合に、複数のピン端子と、これらのピン
端子に接続される回路部が短絡状態ではないことを判定
するように構成したので、セキュリティーチェックを行
うに先立って容易に短絡チェックを行うことができ、確
実に誤動作を防止することができる。
源投入時において、第１の短絡検出信号の隣り合うビッ
ト同士の論理レベルが互いに異なる論理レベルであり、
且つ第２の短絡検出信号の隣り合うビット同士の論理レ
ベルが互いに異なる論理レベルであり、且つ第２の短絡
検出信号を形成するそれぞれのビットが、対応する第１
の短絡検出信号の各ビットの論理レベルとは異なる論理
レベルである場合に、複数のピン端子と、これらのピン
端子に接続される回路部が短絡状態ではないことを判定
するように構成したので、セキュリティーチェックを行
うに先立って容易に短絡チェックを行うことができ、確
実に誤動作を防止することができる。
【００１９】次に、請求項２に係る発明を説明する。図
１に示すように、カートリッジ５はマスクＲＯＭ４３を
有する。このマスクＲＯＭ４３は、ゲームプログラムを
記憶したプログラム記憶手段である。また、イニシャル
制御部４７内に設けられるシフトレジスタ５４は、セキ
ュリティーチェックに関する第１のコードデータ、すな
わち、図９（Ｅ）に示すような１８ビットのシリアルデ
ータで成るＯＫ信号を記憶した第１のコードデータ記憶
手段である。また、イニシャル制御部４７は、短絡判定
回路５２が短絡状態ではないことを判定した場合、すな
わち、短絡検出結果が良好であることを判定した場合
に、第１のコードデータ記憶手段（シフトレジスタ５
４）から第１のコードデータを読み取る読取手段を有す
る。そして、イニシャル制御部４７は、この読み取られ
た第１のコードデータ（ＯＫ信号）をコネクタ６を介し
てシステムＬＳＩ３へ出力するコードデータ出力手段を
有する。
１に示すように、カートリッジ５はマスクＲＯＭ４３を
有する。このマスクＲＯＭ４３は、ゲームプログラムを
記憶したプログラム記憶手段である。また、イニシャル
制御部４７内に設けられるシフトレジスタ５４は、セキ
ュリティーチェックに関する第１のコードデータ、すな
わち、図９（Ｅ）に示すような１８ビットのシリアルデ
ータで成るＯＫ信号を記憶した第１のコードデータ記憶
手段である。また、イニシャル制御部４７は、短絡判定
回路５２が短絡状態ではないことを判定した場合、すな
わち、短絡検出結果が良好であることを判定した場合
に、第１のコードデータ記憶手段（シフトレジスタ５
４）から第１のコードデータを読み取る読取手段を有す
る。そして、イニシャル制御部４７は、この読み取られ
た第１のコードデータ（ＯＫ信号）をコネクタ６を介し
てシステムＬＳＩ３へ出力するコードデータ出力手段を
有する。
【００２０】図６は、図１に示すバスインターフェース
１７の内部構成を示したブロック図である。バスインタ
ーフェース１７は、シフトレジスタ６１と、シフトレジ
スタ６２と、比較回路６３と、フリップフロップ回路６
４，６５を有する。シフトレジスタ６１は、カートリッ
ジ５のイニシャル制御部４７から伝送されてくる第１の
コードデータを入力すると共に、クロック信号を入力し
ており、このクロック信号に同期して第１のコードデー
タを順次出力する。シフトレジスタ６２は、セキュリテ
ィーチェックに関する第２のコードデータを記憶する第
２のコードデータ記憶手段である。比較回路６３は、シ
フトレジスタ６１から第１のコードデータを入力すると
共に、シフトレジスタ６２から第２のコードデータを入
力し、双方が一致するか否かを判定する。すなわち、比
較回路６３は、第１のコードデータと第２のコードデー
タとを比較し、双方が所定の関係にあるかどうかを判定
する比較判定手段である。
１７の内部構成を示したブロック図である。バスインタ
ーフェース１７は、シフトレジスタ６１と、シフトレジ
スタ６２と、比較回路６３と、フリップフロップ回路６
４，６５を有する。シフトレジスタ６１は、カートリッ
ジ５のイニシャル制御部４７から伝送されてくる第１の
コードデータを入力すると共に、クロック信号を入力し
ており、このクロック信号に同期して第１のコードデー
タを順次出力する。シフトレジスタ６２は、セキュリテ
ィーチェックに関する第２のコードデータを記憶する第
２のコードデータ記憶手段である。比較回路６３は、シ
フトレジスタ６１から第１のコードデータを入力すると
共に、シフトレジスタ６２から第２のコードデータを入
力し、双方が一致するか否かを判定する。すなわち、比
較回路６３は、第１のコードデータと第２のコードデー
タとを比較し、双方が所定の関係にあるかどうかを判定
する比較判定手段である。
【００２１】この第１のコードデータと第２のコードデ
ータとの比較判定は、双方が一致する場合のみならず、
一方のコードデータが他方のコードデータを補完する場
合、例えば、一方のコードデータを形成するそれぞれの
ビットの論理レベルが、他方のコードデータの対応する
各ビットの論理レベルとは異なる場合も含まれる。フリ
ップフロップ回路６４，６５には、クロック信号が与え
られると共に、フリップフロップ回路６４には比較回路
６３からの出力信号が与えられる。そして、フリップフ
ロップ回路６５の出力信号は、システム制御レジスタ７
０に与えられて、第１のコードデータと第２のコードデ
ータとが所定の関係にあることを示すフラグ、又は所定
の関係にないことを示すフラグとして記録される。
ータとの比較判定は、双方が一致する場合のみならず、
一方のコードデータが他方のコードデータを補完する場
合、例えば、一方のコードデータを形成するそれぞれの
ビットの論理レベルが、他方のコードデータの対応する
各ビットの論理レベルとは異なる場合も含まれる。フリ
ップフロップ回路６４，６５には、クロック信号が与え
られると共に、フリップフロップ回路６４には比較回路
６３からの出力信号が与えられる。そして、フリップフ
ロップ回路６５の出力信号は、システム制御レジスタ７
０に与えられて、第１のコードデータと第２のコードデ
ータとが所定の関係にあることを示すフラグ、又は所定
の関係にないことを示すフラグとして記録される。
【００２２】ＣＰＵ１１は、上記システム制御レジスタ
７０に記録されたフラグに基づいて各種制御処理を実行
する。すなわち、ＣＰＵ１１は、比較判定手段（比較回
路６３）によって第１のコードデータと第２のコードデ
ータとが所定の関係にないと判定された場合に、カート
リッジ５から電子機器装置本体２へのゲームプログラム
の転送を禁止する禁止手段である。また、ＣＰＵ１１
は、比較判定手段（比較回路６３）によって第１のコー
ドデータと第２のコードデータとが所定の関係にあると
判定された場合に、カートリッジ５から電子機器装置本
体２へのゲームプログラムの転送を許可する許可手段で
ある。そして、ＣＰＵ１１は、カートリッジ５から転送
されたゲームプログラムに基づいてゲームに係る制御処
理を実行する制御処理手段である。
７０に記録されたフラグに基づいて各種制御処理を実行
する。すなわち、ＣＰＵ１１は、比較判定手段（比較回
路６３）によって第１のコードデータと第２のコードデ
ータとが所定の関係にないと判定された場合に、カート
リッジ５から電子機器装置本体２へのゲームプログラム
の転送を禁止する禁止手段である。また、ＣＰＵ１１
は、比較判定手段（比較回路６３）によって第１のコー
ドデータと第２のコードデータとが所定の関係にあると
判定された場合に、カートリッジ５から電子機器装置本
体２へのゲームプログラムの転送を許可する許可手段で
ある。そして、ＣＰＵ１１は、カートリッジ５から転送
されたゲームプログラムに基づいてゲームに係る制御処
理を実行する制御処理手段である。
【００２３】また、バスインターフェース１７は、レジ
スタ６６，６７と、タイミング回路６８と、セレクター
６９とを有する。レジスタ６６には、第１の短絡検出信
号が記憶されている。また、レジスタ６７には、第２の
短絡検出信号が記憶されている。タイミング回路６８
は、クロック信号を入力し、このクロック信号に同期し
て動作する。また、タイミング回路６８の出力は、セレ
クター６９と接続され、第１の短絡検出信号の出力タイ
ミングと、第２の短絡検出信号の出力タイミングを与え
るものである。セレクター６９は、レジスタ６６，６７
と接続され、タイミング回路６８からのタイミングに基
づいて、第１の短絡検出信号の出力タイミングと、第２
の短絡検出信号の出力タイミングとを切り換える。
スタ６６，６７と、タイミング回路６８と、セレクター
６９とを有する。レジスタ６６には、第１の短絡検出信
号が記憶されている。また、レジスタ６７には、第２の
短絡検出信号が記憶されている。タイミング回路６８
は、クロック信号を入力し、このクロック信号に同期し
て動作する。また、タイミング回路６８の出力は、セレ
クター６９と接続され、第１の短絡検出信号の出力タイ
ミングと、第２の短絡検出信号の出力タイミングを与え
るものである。セレクター６９は、レジスタ６６，６７
と接続され、タイミング回路６８からのタイミングに基
づいて、第１の短絡検出信号の出力タイミングと、第２
の短絡検出信号の出力タイミングとを切り換える。
【００２４】以上のごとく、請求項２に係る発明は、電
源投入時に複数のピン端子を経由する回路部の短絡チェ
ックを行うと共に、更にセキュリティーチェックを行う
ように構成したので、誤動作を確実に防止しつつ、不正
なカートリッジを排除することができる。
源投入時に複数のピン端子を経由する回路部の短絡チェ
ックを行うと共に、更にセキュリティーチェックを行う
ように構成したので、誤動作を確実に防止しつつ、不正
なカートリッジを排除することができる。
【００２５】次に、図７乃至図９を参照して作用を説明
する。図７は、電子機器装置本体２側のシステムＬＳＩ
３における制御処理を示したフローチャートであり、図
８は、カートリッジ５側のイニシャル制御部４７におけ
る制御処理を示したフローチャートであり、図９は信号
波形図である。ステップＳ１において、カートリッジ５
を電子機器装置本体２に装着し、その後、キー操作部７
を操作して電源を投入すると、電子機器装置本体２から
カートリッジ５へ電源が供給される（ステップＳ２）。
このように電子機器装置本体２からカートリッジ５へ電
源が供給されると、各回路部の初期化を実行する（ステ
ップＳ３，Ｓ４）。システムＬＳＩ３では、ステップＳ
５において、図３に示すような第１の短絡検出信号をカ
ートリッジ５へ出力する。すなわち、図９（Ｃ）に示す
時刻ｔ３までのあいだ第１の短絡検出信号を形成する信
号Ｘ７〜Ｘ４が出力されると共に、図９（Ｄ）に示す時
刻ｔ３までのあいだ第１の短絡検出信号を形成する信号
Ｘ３〜Ｘ０が出力される。その後、ステップＳ７におい
て、さらに図３に示すような第２の短絡検出信号をカー
トリッジ５へ出力する。すなわち、図９（Ｃ）に示す時
刻ｔ３から第２の短絡検出信号を形成する信号Ｘ７〜Ｘ
４が出力されると共に、図９（Ｄ）に示す時刻ｔ３から
第２の短絡検出信号を形成する信号Ｘ３〜Ｘ０が出力さ
れる。
する。図７は、電子機器装置本体２側のシステムＬＳＩ
３における制御処理を示したフローチャートであり、図
８は、カートリッジ５側のイニシャル制御部４７におけ
る制御処理を示したフローチャートであり、図９は信号
波形図である。ステップＳ１において、カートリッジ５
を電子機器装置本体２に装着し、その後、キー操作部７
を操作して電源を投入すると、電子機器装置本体２から
カートリッジ５へ電源が供給される（ステップＳ２）。
このように電子機器装置本体２からカートリッジ５へ電
源が供給されると、各回路部の初期化を実行する（ステ
ップＳ３，Ｓ４）。システムＬＳＩ３では、ステップＳ
５において、図３に示すような第１の短絡検出信号をカ
ートリッジ５へ出力する。すなわち、図９（Ｃ）に示す
時刻ｔ３までのあいだ第１の短絡検出信号を形成する信
号Ｘ７〜Ｘ４が出力されると共に、図９（Ｄ）に示す時
刻ｔ３までのあいだ第１の短絡検出信号を形成する信号
Ｘ３〜Ｘ０が出力される。その後、ステップＳ７におい
て、さらに図３に示すような第２の短絡検出信号をカー
トリッジ５へ出力する。すなわち、図９（Ｃ）に示す時
刻ｔ３から第２の短絡検出信号を形成する信号Ｘ７〜Ｘ
４が出力されると共に、図９（Ｄ）に示す時刻ｔ３から
第２の短絡検出信号を形成する信号Ｘ３〜Ｘ０が出力さ
れる。
【００２６】カートリッジ５のイニシャル制御部４７で
は、上記第１の短絡検出信号を受信（ステップＳ６）し
た後で、第２の短絡検出信号を受信する（ステップＳ
８）。ここで、イニシャル制御部４７は、図９（Ｂ）に
示すリセット信号が論理レベル「０」から論理レベル
「１」に立ち上がる時刻ｔ１から、所定時間Ｔ１以上の
あいだ第１の短絡検出信号を検出したこと、及びその
後、時刻ｔ１から所定時間Ｔ２（Ｔ２＞Ｔ１）が経過し
た後において、第２の短絡検出信号を検出したことを判
定する。上記所定時間Ｔ１，Ｔ２の値は、第１の短絡検
出信号を確実に検出し得る適宜の値に設定することがで
きる。例えば、所定時間Ｔ１は、図９（Ａ）に示すクロ
ック信号の少なくとも３周期分に相応する時間以上の長
さに設定するとよい。続いてステップＳ９では、イニシ
ャル制御部４７が上記受信した第１及び第２の短絡検出
信号に基づいて、複数のピン端子及びこれらのピン端子
に接続される各回路部が短絡しているか否かを判定す
る。すなわち、イニシャル制御部４７は、受信した第１
の短絡検出信号の隣り合うビット同士の論理レベルが互
いに異なる論理レベルであり、且つ受信した第２の短絡
検出信号の隣り合うビット同士の論理レベルが互いに異
なる論理レベルであり、且つ第２の短絡検出信号を形成
するそれぞれのビットが、対応する第１の短絡検出信号
の各ビットの論理レベルとは異なる論理レベルである場
合に、ショートチェックＯＫ、すなわち、短絡検出結果
が良好であると判定する（ステップＳ１０）。
は、上記第１の短絡検出信号を受信（ステップＳ６）し
た後で、第２の短絡検出信号を受信する（ステップＳ
８）。ここで、イニシャル制御部４７は、図９（Ｂ）に
示すリセット信号が論理レベル「０」から論理レベル
「１」に立ち上がる時刻ｔ１から、所定時間Ｔ１以上の
あいだ第１の短絡検出信号を検出したこと、及びその
後、時刻ｔ１から所定時間Ｔ２（Ｔ２＞Ｔ１）が経過し
た後において、第２の短絡検出信号を検出したことを判
定する。上記所定時間Ｔ１，Ｔ２の値は、第１の短絡検
出信号を確実に検出し得る適宜の値に設定することがで
きる。例えば、所定時間Ｔ１は、図９（Ａ）に示すクロ
ック信号の少なくとも３周期分に相応する時間以上の長
さに設定するとよい。続いてステップＳ９では、イニシ
ャル制御部４７が上記受信した第１及び第２の短絡検出
信号に基づいて、複数のピン端子及びこれらのピン端子
に接続される各回路部が短絡しているか否かを判定す
る。すなわち、イニシャル制御部４７は、受信した第１
の短絡検出信号の隣り合うビット同士の論理レベルが互
いに異なる論理レベルであり、且つ受信した第２の短絡
検出信号の隣り合うビット同士の論理レベルが互いに異
なる論理レベルであり、且つ第２の短絡検出信号を形成
するそれぞれのビットが、対応する第１の短絡検出信号
の各ビットの論理レベルとは異なる論理レベルである場
合に、ショートチェックＯＫ、すなわち、短絡検出結果
が良好であると判定する（ステップＳ１０）。
【００２７】以上のごとく、短絡検出結果が良好である
ことを判定すると、ステップＳ１０からステップＳ１１
へ進み、ＯＫ信号をシステムＬＳＩ３へ出力する。すな
わち、イニシャル制御部４７は、図９（Ｅ）に示すよう
に時刻ｔ３から所定時間Ｔ３が経過した時刻ｔ４におい
て、始め符号１ビットと、特定のコードデータ１６ビッ
トと、終わり符号１ビットとで成る、計１８ビットのＯ
Ｋ信号を出力する。上記所定時間Ｔ３は、第２の短絡検
出信号を確実に検出し得る適宜の値に設定することがで
きる。尚、ＯＫ信号は、上記ビット数には限定されず適
宜のビット数で構成することができ、また、上記コード
データは、論理レベル「１」と論理レベル「０」の組み
合わせから成る適宜のコードデータを用いることができ
る。
ことを判定すると、ステップＳ１０からステップＳ１１
へ進み、ＯＫ信号をシステムＬＳＩ３へ出力する。すな
わち、イニシャル制御部４７は、図９（Ｅ）に示すよう
に時刻ｔ３から所定時間Ｔ３が経過した時刻ｔ４におい
て、始め符号１ビットと、特定のコードデータ１６ビッ
トと、終わり符号１ビットとで成る、計１８ビットのＯ
Ｋ信号を出力する。上記所定時間Ｔ３は、第２の短絡検
出信号を確実に検出し得る適宜の値に設定することがで
きる。尚、ＯＫ信号は、上記ビット数には限定されず適
宜のビット数で構成することができ、また、上記コード
データは、論理レベル「１」と論理レベル「０」の組み
合わせから成る適宜のコードデータを用いることができ
る。
【００２８】システムＬＳＩ３では、ステップＳ１２に
おいて、バスインターフェース１７がイニシャル制御部
４７から伝送されるＯＫ信号を受信すると、このＯＫ信
号をシフトレジスタ６１に記録する。続いて、ステップ
Ｓ１３では、比較回路６３がシフトレジスタ６１からＯ
Ｋ信号に含まれる第１のコードデータを入力すると共
に、シフトレジスタ６２から第２のコードデータ（内部
ＩＤ）を入力し、双方が一致するか否かを判定する。上
記比較回路６３の比較判定の結果、双方のコードデータ
が一致しないと判定された場合は、ステップＳ１７へ進
み、装着されたカートリッジが不正なカートリッジであ
ると判断して、カートリッジ５から電子機器装置本体２
へのゲームプログラムの転送を禁止する。
おいて、バスインターフェース１７がイニシャル制御部
４７から伝送されるＯＫ信号を受信すると、このＯＫ信
号をシフトレジスタ６１に記録する。続いて、ステップ
Ｓ１３では、比較回路６３がシフトレジスタ６１からＯ
Ｋ信号に含まれる第１のコードデータを入力すると共
に、シフトレジスタ６２から第２のコードデータ（内部
ＩＤ）を入力し、双方が一致するか否かを判定する。上
記比較回路６３の比較判定の結果、双方のコードデータ
が一致しないと判定された場合は、ステップＳ１７へ進
み、装着されたカートリッジが不正なカートリッジであ
ると判断して、カートリッジ５から電子機器装置本体２
へのゲームプログラムの転送を禁止する。
【００２９】ステップＳ１３において、双方のコードデ
ータが一致した場合は、セキュリティーチェックＯＫと
判定され、装着されたカートリッジが適正なカートリッ
ジであると判断して（ステップＳ１５）、システム制御
レジスタ７０の所定のビットに論理レベル「１」のフラ
グを立てる。また、セキュリティーチェックＯＫと判定
された場合は、真正なカートリッジであることを示すＯ
ＫマークがＬＣＤパネル９に表示される。遊戯者は、こ
のＯＫマークを視認することにより、真正なカートリッ
ジであることを確認することができる。ステップ１６で
は、上記システム制御レジスタ７０の所定のビットに論
理レベル「１」のフラグが立っている場合にのみ、カー
トリッジ５から電子機器装置本体２へのゲームプログラ
ムの転送を許可する。これにより、マスクＲＯＭ４３か
らゲームプログラムが読み込まれ、このゲームプログラ
ムに基づいてゲームに係る制御処理を実行する。以上の
ごとく、双方のコードデータが一致しないと判定された
場合は、カートリッジ５から電子機器装置本体２へのゲ
ームプログラムの転送を禁止するので、不正なカートリ
ッジを確実に排除することができる。
ータが一致した場合は、セキュリティーチェックＯＫと
判定され、装着されたカートリッジが適正なカートリッ
ジであると判断して（ステップＳ１５）、システム制御
レジスタ７０の所定のビットに論理レベル「１」のフラ
グを立てる。また、セキュリティーチェックＯＫと判定
された場合は、真正なカートリッジであることを示すＯ
ＫマークがＬＣＤパネル９に表示される。遊戯者は、こ
のＯＫマークを視認することにより、真正なカートリッ
ジであることを確認することができる。ステップ１６で
は、上記システム制御レジスタ７０の所定のビットに論
理レベル「１」のフラグが立っている場合にのみ、カー
トリッジ５から電子機器装置本体２へのゲームプログラ
ムの転送を許可する。これにより、マスクＲＯＭ４３か
らゲームプログラムが読み込まれ、このゲームプログラ
ムに基づいてゲームに係る制御処理を実行する。以上の
ごとく、双方のコードデータが一致しないと判定された
場合は、カートリッジ５から電子機器装置本体２へのゲ
ームプログラムの転送を禁止するので、不正なカートリ
ッジを確実に排除することができる。
【００３０】
【発明の効果】以上説明してきたように請求項１に係る
発明は、電源投入時において、第１の短絡検出信号の隣
り合うビット同士の論理レベルが互いに異なる論理レベ
ルであり、且つ第２の短絡検出信号の隣り合うビット同
士の論理レベルが互いに異なる論理レベルであり、且つ
第２の短絡検出信号を形成するそれぞれのビットが、対
応する第１の短絡検出信号の各ビットの論理レベルとは
異なる論理レベルである場合に、回路部が短絡状態では
ないことを判定するように構成したので、セキュリティ
ーチェックを行うに先立って容易に短絡チェックを行う
ことができ、電子機器装置の誤動作を確実に防止するこ
とができるという効果を有する。
発明は、電源投入時において、第１の短絡検出信号の隣
り合うビット同士の論理レベルが互いに異なる論理レベ
ルであり、且つ第２の短絡検出信号の隣り合うビット同
士の論理レベルが互いに異なる論理レベルであり、且つ
第２の短絡検出信号を形成するそれぞれのビットが、対
応する第１の短絡検出信号の各ビットの論理レベルとは
異なる論理レベルである場合に、回路部が短絡状態では
ないことを判定するように構成したので、セキュリティ
ーチェックを行うに先立って容易に短絡チェックを行う
ことができ、電子機器装置の誤動作を確実に防止するこ
とができるという効果を有する。
【００３１】また、請求項２に係る発明は、電源投入時
に複数のピン端子を経由する回路部の短絡チェックを行
うと共に、更にセキュリティーチェックを行うように構
成したので、電子機器装置の誤動作を確実に防止しつ
つ、不正なカートリッジを排除することのできる信頼性
の高い電子機器装置を実現することができるという効果
を有する。
に複数のピン端子を経由する回路部の短絡チェックを行
うと共に、更にセキュリティーチェックを行うように構
成したので、電子機器装置の誤動作を確実に防止しつ
つ、不正なカートリッジを排除することのできる信頼性
の高い電子機器装置を実現することができるという効果
を有する。
【図１】本発明に係る電子機器装置の回路部のブロック
図である。
図である。
【図２】電子機器装置本体とカートリッジとの間の信号
の受け渡しを示した説明図である。
の受け渡しを示した説明図である。
【図３】コネクタのピン端子の配列と、各ピン端子を経
由して伝送される短絡検出信号を示した説明図である。
由して伝送される短絡検出信号を示した説明図である。
【図４】図１のイニシャル制御部のブロック図である。
【図５】図４のイニシャルチェック部のブロック図であ
る。
る。
【図６】図１のバスインターフェースのブロック図であ
る。
る。
【図７】電子機器装置本体側のシステムＬＳＩにおける
制御処理を示したフローチャートである。
制御処理を示したフローチャートである。
【図８】カートリッジ側のイニシャル制御部における制
御処理を示したフローチャートである。
御処理を示したフローチャートである。
【図９】短絡検出時の信号波形図である。
１ 電子機器装置 ２ 電子機器装置本体 ３ システムＬＳＩ ４ コネクタ ５ カートリッジ ６ コネクタ ７ キー操作部 １１ ＣＰＵ １５ ＲＯＭ １７ バスインターフェース １９ ＲＡＭ ４３ マスクＲＯＭ ４５ Ｓ−ＲＡＭ ４７ イニシャル制御部 ５１ イニシャルチェック部 ５２ 短絡判定回路 ５４ シフトレジスタ ６１ シフトレジスタ ６２ レジスタ ６３ 比較回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−147161（ＪＰ，Ａ) 特開 昭58−175058（ＪＰ，Ａ) 特開 昭56−35233（ＪＰ，Ａ) 特開 昭61−59585（ＪＰ，Ａ) 特開 昭63−273978（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06K 17/00 G06K 11/22
Claims (2)
- 【請求項１】 下記の要件を備えてなることを特徴とす
る電子機器装置。 （イ）電子機器装置本体と、当該電子機器装置本体に着
脱自在に装着されるカートリッジを有すること。 （ロ）前記カートリッジは、複数の端子を有するコネク
タを具備し、当該コネクタを介して電子機器装置本体と
接続されること。 （ハ）前記電子機器装置本体は、前記複数の端子を介し
て接続される回路部の短絡検出を行うための第１の短絡
検出信号を出力する第１の信号出力手段を有すること。 （ニ）前記電子機器装置本体は、前記第１の短絡検出信
号を出力した後に第２の短絡検出信号を出力する第２の
信号出力手段を有すること。 （ホ）前記第１の短絡検出信号は、複数のビットから成
り、各ビットは前記コネクタのそれぞれの端子を経由し
て伝送されること。 （ヘ）前記第１の短絡検出信号を形成するそれぞれのビ
ットは、隣り合う端子を経由するビット同士が互いに異
なる論理レベルに設定されていること。 （ト）前記第２の短絡検出信号は、複数のビットから成
り、各ビットは前記コネクタのそれぞれの端子を経由し
て伝送されること。 （チ）前記第２の短絡検出信号を形成するそれぞれのビ
ットは、隣り合う端子を経由するビット同士が互いに異
なる論理レベルに設定され、且つ第１の短絡検出信号の
対応する各ビットの論理レベルとは異なる論理レベルに
設定されていること。 （リ）前記カートリッジは、前記複数の端子を介して第
１の短絡検出信号及び第２の短絡検出信号を受信する受
信手段を有すること。 （ヌ）前記受信手段は、受信した第１及び第２の短絡検
出信号に基づいて短絡しているか否かを判定する判定手
段を有すること。 （ル）前記判定手段は、第１の短絡検出信号の隣り合う
ビット同士の論理レベルが互いに異なる論理レベルであ
り、且つ第２の短絡検出信号の隣り合うビット同士の論
理レベルが互いに異なる論理レベルであり、且つ第２の
短絡検出信号を形成するそれぞれのビットが、対応する
第１の短絡検出信号の各ビットの論理レベルとは異なる
論理レベルである場合に、短絡検出結果が良好であると
判定すること。 - 【請求項２】 下記の要件を備えてなることを特徴とす
る請求項１に記載の電子機器装置。 （イ）前記カートリッジは、ゲームプログラムを記憶し
たプログラム記憶手段と、セキュリティーチェックに関
する第１のコードデータを記憶した第１のコードデータ
記憶手段を有すること。 （ロ）前記カートリッジは、前記判定手段によって短絡
検出結果が良好であると判定された場合に、前記第１の
コードデータ記憶手段から第１のコードデータを読み取
る読取手段を有すること。 （ハ）前記カートリッジは、前記読み取られた第１のコ
ードデータを前記コネクタを介して電子機器装置本体へ
出力するコードデータ出力手段を有すること。 （ニ）前記電子機器装置本体は、セキュリティーチェッ
クに関する第２のコードデータを記憶した第２のコード
データ記憶手段を有すること。 （ホ）前記電子機器装置本体は、第１のコードデータと
第２のコードデータとを比較し、双方が所定の関係にあ
るかどうかを判定する比較判定手段を有すること。 （ヘ）前記電子機器装置本体は、比較判定手段によって
第１のコードデータと第２のコードデータとが所定の関
係にないと判定された場合に、前記カートリッジから電
子機器装置本体へのゲームプログラムの転送を禁止する
禁止手段を有すること。 （ト）前記電子機器装置本体は、比較判定手段によって
第１のコードデータと第２のコードデータとが所定の関
係にあると判定された場合に、前記カートリッジから電
子機器装置本体へのゲームプログラムの転送を許可する
許可手段を有すること。 （チ）前記電子機器装置本体は、前記カートリッジから
転送されたゲームプログラムに基づいてゲームに係る制
御処理を実行する制御処理手段を有すること。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19639998A JP3292698B2 (ja) | 1998-07-10 | 1998-07-10 | 電子機器装置 |
| TW087119987A TW392108B (en) | 1998-07-10 | 1998-12-02 | Electronic machine device |
| KR1019990002407A KR100300510B1 (ko) | 1998-07-10 | 1999-01-26 | 전자 기기 장치 |
| EP99113165A EP0971290A1 (en) | 1998-07-10 | 1999-07-07 | Electronic apparatus detachable cartridge protection |
| US09/342,576 US6144305A (en) | 1998-07-10 | 1999-07-08 | Electronic apparatus |
| CN99110439A CN1123829C (zh) | 1998-07-10 | 1999-07-12 | 电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19639998A JP3292698B2 (ja) | 1998-07-10 | 1998-07-10 | 電子機器装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000030000A JP2000030000A (ja) | 2000-01-28 |
| JP3292698B2 true JP3292698B2 (ja) | 2002-06-17 |
Family
ID=16357229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19639998A Expired - Fee Related JP3292698B2 (ja) | 1998-07-10 | 1998-07-10 | 電子機器装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6144305A (ja) |
| EP (1) | EP0971290A1 (ja) |
| JP (1) | JP3292698B2 (ja) |
| KR (1) | KR100300510B1 (ja) |
| CN (1) | CN1123829C (ja) |
| TW (1) | TW392108B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4630551B2 (ja) * | 2003-02-14 | 2011-02-09 | 理想科学工業株式会社 | インク容器 |
| JP5082737B2 (ja) * | 2007-10-09 | 2012-11-28 | パナソニック株式会社 | 情報処理装置および情報盗用防止方法 |
| CN106313902B (zh) * | 2013-05-22 | 2017-11-21 | 珠海艾派克微电子有限公司 | 墨盒芯片短路检测方法、芯片和墨盒 |
| CN109741578A (zh) * | 2018-12-05 | 2019-05-10 | 大唐微电子技术有限公司 | 一种安全终端的防拆检测装置和方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118078A (ja) * | 1981-12-29 | 1983-07-13 | Fanuc Ltd | メモリカセツトの信号・電源供給方式 |
| US4485472A (en) * | 1982-04-30 | 1984-11-27 | Carnegie-Mellon University | Testable interface circuit |
| JPS61198486A (ja) * | 1985-02-27 | 1986-09-02 | Casio Comput Co Ltd | メモリパツク插脱可能な小型電子機器 |
| CA1270339A (en) * | 1985-06-24 | 1990-06-12 | Katsuya Nakagawa | System for determining a truth of software in an information processing apparatus |
| JPS62241194A (ja) * | 1986-04-14 | 1987-10-21 | Canon Inc | 外部記憶装置を装着可能な電子機器 |
| JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
| JPH0782467B2 (ja) * | 1986-10-20 | 1995-09-06 | ブラザー工業株式会社 | 集積回路カートリッジ付き電子機器 |
| JPH0255355U (ja) * | 1988-10-11 | 1990-04-20 | ||
| JP2553026Y2 (ja) * | 1989-04-18 | 1997-11-05 | 株式会社豊田自動織機製作所 | 保護装置 |
| JPH03147161A (ja) * | 1989-11-02 | 1991-06-24 | Mitsubishi Electric Corp | 携帯型半導体記憶装置 |
| JP3010237B2 (ja) * | 1990-09-06 | 2000-02-21 | 住友電装株式会社 | コネクタの結合確認装置 |
| IT1245044B (it) * | 1991-04-09 | 1994-09-13 | Sgs Thomson Microelectronics | Circuito di rilevamento di corto-circuito in dispositivi di pilotaggiodi carichi induttivi |
| JPH0628173A (ja) * | 1992-07-07 | 1994-02-04 | Minolta Camera Co Ltd | プログラムの置換方法及び装置 |
| US5406260A (en) * | 1992-12-18 | 1995-04-11 | Chrimar Systems, Inc. | Network security system for detecting removal of electronic equipment |
| US5600300A (en) * | 1994-07-15 | 1997-02-04 | Chrysler Corporation | Arrangement for indicating an indicating an interrupted electrical connection |
| US5786769A (en) * | 1996-12-11 | 1998-07-28 | International Business Machines Corporation | Method and system for detecting the presence of adapter cards |
-
1998
- 1998-07-10 JP JP19639998A patent/JP3292698B2/ja not_active Expired - Fee Related
- 1998-12-02 TW TW087119987A patent/TW392108B/zh not_active IP Right Cessation
-
1999
- 1999-01-26 KR KR1019990002407A patent/KR100300510B1/ko not_active IP Right Cessation
- 1999-07-07 EP EP99113165A patent/EP0971290A1/en not_active Withdrawn
- 1999-07-08 US US09/342,576 patent/US6144305A/en not_active Expired - Fee Related
- 1999-07-12 CN CN99110439A patent/CN1123829C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6144305A (en) | 2000-11-07 |
| KR20000011167A (ko) | 2000-02-25 |
| EP0971290A1 (en) | 2000-01-12 |
| KR100300510B1 (ko) | 2001-09-26 |
| TW392108B (en) | 2000-06-01 |
| CN1123829C (zh) | 2003-10-08 |
| JP2000030000A (ja) | 2000-01-28 |
| CN1245924A (zh) | 2000-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5070479A (en) | External memory having an authenticating processor and method of operating same | |
| US6009523A (en) | Information processing apparatus with security checking function | |
| JP3343998B2 (ja) | 制御装置 | |
| JP3292698B2 (ja) | 電子機器装置 | |
| JP2820938B2 (ja) | 外部メモリとそれを用いる情報処理装置 | |
| US6578132B1 (en) | Semiconductor storage device and program authenticity determining system | |
| JP2000200222A (ja) | 模倣品防止装置 | |
| JP3501129B2 (ja) | 制御装置 | |
| EP0859316A2 (en) | Security device for a video digital to analog converter | |
| JP3501130B2 (ja) | 制御装置 | |
| JP3118955B2 (ja) | 遊技機器制御装置 | |
| JP2739197B2 (ja) | 複製防止装置 | |
| KR0161502B1 (ko) | 유기 기기의 제어장치 | |
| JP3618782B2 (ja) | 拡張ボード判定装置及び拡張ボード判定方法 | |
| JP4008969B2 (ja) | 遊技機制御用チップの照合装置 | |
| CN117873800A (zh) | 针对服务器部件的安全检测方法、装置、服务器及介质 | |
| JPH0473082A (ja) | 遊技機器の制御装置 | |
| JP2006296981A (ja) | 遊技機および遊技用情報の認証取込装置並びに遊技用情報の取込装置 | |
| JPH10333992A (ja) | フラッシュメモリ書き込みデータ及びフラッシュメモリ搭載機器 | |
| JPH11219318A (ja) | Ｉｃカード | |
| JPH04188247A (ja) | Ｐｒｏｍ内蔵マイコン | |
| JP2003323345A (ja) | 不揮発性メモリの誤書き込み防止方法 | |
| JP2003126484A (ja) | 遊技機 | |
| MXPA96004648A (es) | Aparato de procesamiento de informacion con funcion de comprobacion de seguridad | |
| KR20000019857A (ko) | 유기기(遊技機)의 제어장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020218 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100329 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100329 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120329 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120329 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130329 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |