JP3343998B2 - 制御装置 - Google Patents
制御装置Info
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Description
【0001】
【産業上の利用分野】本発明は、制御装置に関し、詳し
くは制御用コンピュータの動作中、プログラム記憶素子
が正規品であるか否か判断する制御装置に関する。
くは制御用コンピュータの動作中、プログラム記憶素子
が正規品であるか否か判断する制御装置に関する。
【0002】
【従来の技術】従来、この種の制御装置は、通常、制御
規則を記述した制御プログラムを記憶するプログラム記
憶素子(例えば、PROM,マスクROM等)と、この
プログラム記憶素子から所定の順序で制御プログラムを
読み出して実行する制御用コンピュータとを中心とした
論理回路にて構成されている。したがって、予めプログ
ラム記憶素子に所定の制御プログラムを記憶させておけ
ば、この制御装置を内蔵する機器は、制御プログラムの
記述により一定の制御手順にて制御される。
規則を記述した制御プログラムを記憶するプログラム記
憶素子(例えば、PROM,マスクROM等)と、この
プログラム記憶素子から所定の順序で制御プログラムを
読み出して実行する制御用コンピュータとを中心とした
論理回路にて構成されている。したがって、予めプログ
ラム記憶素子に所定の制御プログラムを記憶させておけ
ば、この制御装置を内蔵する機器は、制御プログラムの
記述により一定の制御手順にて制御される。
【0003】また、このように構成された制御装置は、
プログラム記憶素子に記憶させる制御プログラムを変更
することで、この制御装置を内蔵する機器の制御手順を
容易に変更することを可能とし、システムの柔軟性を高
め、システムの開発負荷を軽減している。
プログラム記憶素子に記憶させる制御プログラムを変更
することで、この制御装置を内蔵する機器の制御手順を
容易に変更することを可能とし、システムの柔軟性を高
め、システムの開発負荷を軽減している。
【0004】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された制御装置は、その特徴であるシステムの
柔軟性が高い故に、容易に制御プログラムの改変がなさ
れるという問題があった。特に、制御内容に対して法律
などによる規制等がある場合には、制御プログラムの改
変は不正であり、これを十分に防止する必要があるが、
プログラム記憶素子を取り替えるといった人為的、組織
的な不正行為に対しては十分な防止策を施すのは困難で
あった。
うに構成された制御装置は、その特徴であるシステムの
柔軟性が高い故に、容易に制御プログラムの改変がなさ
れるという問題があった。特に、制御内容に対して法律
などによる規制等がある場合には、制御プログラムの改
変は不正であり、これを十分に防止する必要があるが、
プログラム記憶素子を取り替えるといった人為的、組織
的な不正行為に対しては十分な防止策を施すのは困難で
あった。
【0005】このような問題に対して出願人は、制御プ
ログラムに従った機器制御を実行する前にプログラム記
憶素子が正規品であるか否かを識別する構成を、先に別
途出願している(特願平4−168487)。本発明の
制御装置は、このような問題に対して、さらに、人為
的、組織的な不正に対して高い信頼性を得ることを目的
として、次の構成を採った。
ログラムに従った機器制御を実行する前にプログラム記
憶素子が正規品であるか否かを識別する構成を、先に別
途出願している(特願平4−168487)。本発明の
制御装置は、このような問題に対して、さらに、人為
的、組織的な不正に対して高い信頼性を得ることを目的
として、次の構成を採った。
【0006】
【課題を解決するための手段】本発明の制御装置は、プ
ログラム記憶素子に記憶されているプログラムを所定手
順にて読み出し、そのプログラムに従って機器の動作を
制御する制御用コンピュータを有し、該制御用コンピュ
ータの動作中、該プログラム記憶素子が正規品であるか
否かを、該制御用コンピュータとは独立に判断する制御
装置であって、前記制御用コンピュータが前記プログラ
ム記憶素子とのデータのやりとりを行なうためにバスを
占有していないバス非占有状態を検出するバス非占有状
態検出手段と、該バス非占有状態を検出したとき、前記
バスを用いて前記プログラム記憶素子に記憶された内容
を読み出す読出手段と、前記読出手段により読み出され
た内容に基づいて、前記プログラム記憶素子が正規品で
あるか否かを判断する記憶素子判断手段と、前記記憶素
子判断手段により該プログラム記憶素子が正規品でない
と判断されたとき、前記制御用コンピュータの通常の動
作を禁止する動作禁止手段とを備えることを要旨とす
る。
ログラム記憶素子に記憶されているプログラムを所定手
順にて読み出し、そのプログラムに従って機器の動作を
制御する制御用コンピュータを有し、該制御用コンピュ
ータの動作中、該プログラム記憶素子が正規品であるか
否かを、該制御用コンピュータとは独立に判断する制御
装置であって、前記制御用コンピュータが前記プログラ
ム記憶素子とのデータのやりとりを行なうためにバスを
占有していないバス非占有状態を検出するバス非占有状
態検出手段と、該バス非占有状態を検出したとき、前記
バスを用いて前記プログラム記憶素子に記憶された内容
を読み出す読出手段と、前記読出手段により読み出され
た内容に基づいて、前記プログラム記憶素子が正規品で
あるか否かを判断する記憶素子判断手段と、前記記憶素
子判断手段により該プログラム記憶素子が正規品でない
と判断されたとき、前記制御用コンピュータの通常の動
作を禁止する動作禁止手段とを備えることを要旨とす
る。
【0007】
【作用】以上のように構成された本発明の制御装置は、
プログラムに従って機器の動作を制御する制御用コンピ
ュータとは独立に判断を行なうものであり、バス非占有
状態検出手段が制御用コンピュータによるバスの非占有
状態を検出したとき、読出手段により前記バスを用いて
プログラム記憶素子から記憶された内容を読み出し、読
み出された内容に基づいてプログラム記憶素子が正規品
であるか否かを記憶素子判断手段が判断する。記憶素子
判断手段がプログラム記憶素子が正規品でないと判断す
ると、動作禁止手段が制御用コンピュータの通常の動作
を禁止する。
プログラムに従って機器の動作を制御する制御用コンピ
ュータとは独立に判断を行なうものであり、バス非占有
状態検出手段が制御用コンピュータによるバスの非占有
状態を検出したとき、読出手段により前記バスを用いて
プログラム記憶素子から記憶された内容を読み出し、読
み出された内容に基づいてプログラム記憶素子が正規品
であるか否かを記憶素子判断手段が判断する。記憶素子
判断手段がプログラム記憶素子が正規品でないと判断す
ると、動作禁止手段が制御用コンピュータの通常の動作
を禁止する。
【0008】
【実施例】以上説明した本発明の構成・作用を一層明ら
かにするために、以下本発明の制御装置の好適な実施例
について説明する。図1は、本発明の一実施例としての
パチンコ機制御装置を搭載するパチンコ機の制御系の要
部を示す概略構成図である。
かにするために、以下本発明の制御装置の好適な実施例
について説明する。図1は、本発明の一実施例としての
パチンコ機制御装置を搭載するパチンコ機の制御系の要
部を示す概略構成図である。
【0009】図示するように、パチンコ機制御装置1
は、ワンチップマイクロコンピュータ2と、プログラム
記憶素子であるROM30と、ワンチップマイクロコン
ピュータ2に外付けされる発振用クリスタル18と、回
路全体に安定化された電源を供給する電源回路28と、
ドライバ40および波形整形回路50から構成されてお
り、ワンチップマイクロコンピュータ2とROM30と
は、コントロールバスCB,アドレスバスABおよびデ
ータバスDBにより接続されている。ワンチップマイク
ロコンピュータ2は、パチンコ機を制御するCPU10
と、ROM30が正規品か否かをチェックするCPU2
0とを中心とした論理回路により構成されている。
は、ワンチップマイクロコンピュータ2と、プログラム
記憶素子であるROM30と、ワンチップマイクロコン
ピュータ2に外付けされる発振用クリスタル18と、回
路全体に安定化された電源を供給する電源回路28と、
ドライバ40および波形整形回路50から構成されてお
り、ワンチップマイクロコンピュータ2とROM30と
は、コントロールバスCB,アドレスバスABおよびデ
ータバスDBにより接続されている。ワンチップマイク
ロコンピュータ2は、パチンコ機を制御するCPU10
と、ROM30が正規品か否かをチェックするCPU2
0とを中心とした論理回路により構成されている。
【0010】CPU10は、「Z80」系の8ビットマ
イクロコンピュータで、信号MREQ\,RD\,M1
\等のコントロールポートを有するコントロールバス制
御回路10a、アドレスポートを有するアドレスバス制
御回路10b、データポートを有するデータバス制御回
路10cを備えている。ここで、信号名の後に付した
「\」は、そのポートがローアクティブであることを意
味している。
イクロコンピュータで、信号MREQ\,RD\,M1
\等のコントロールポートを有するコントロールバス制
御回路10a、アドレスポートを有するアドレスバス制
御回路10b、データポートを有するデータバス制御回
路10cを備えている。ここで、信号名の後に付した
「\」は、そのポートがローアクティブであることを意
味している。
【0011】CPU10のコントロールポートおよびア
ドレスポートは、バスドライバ16を介してコントロー
ルバスCBおよびアドレスバスABに接続されており、
データポートは、データバスDBに接続されている。各
種バスCB,AB,DBは、必要なデータを一時的に記
憶するRAM12および入出力インタフェース回路(以
下、I/Oという)14に接続されている。また、CP
U10のコントロールポートは、コントロール信号制御
回路21に接続されている。
ドレスポートは、バスドライバ16を介してコントロー
ルバスCBおよびアドレスバスABに接続されており、
データポートは、データバスDBに接続されている。各
種バスCB,AB,DBは、必要なデータを一時的に記
憶するRAM12および入出力インタフェース回路(以
下、I/Oという)14に接続されている。また、CP
U10のコントロールポートは、コントロール信号制御
回路21に接続されている。
【0012】コントロール信号制御回路21は、CPU
10から出力される信号RFSH\等に基づいて信号G
1,信号G2,信号CL1,信号MREQ2\および信
号RD2\などのコントロール信号を作成する論理回路
である。コントロール信号制御回路21は、コントロー
ルサブバスSBを介してCPU20,バスドライバ1
6,バスドライバ23およびラッチ回路25と接続され
ており、信号G1および信号G2の出力によりバスドラ
イバ16およびバスドライバ23の出力状態を制御し、
信号CL1の出力によりラッチ回路25のラッチのタイ
ミングを制御すると共に、CPU20に対してコントロ
ールバスCB等をどこが使用しているかを知らせる。ま
た、コントロール信号制御回路21は、コントロールサ
ブバスSBおよびバスドライバ23を介してコントロー
ルバスCBに接続されており、信号RFSH\等に基づ
いて作成される信号MREQ2\および信号RD2\な
どをコントロールバスCBに信号MREQ\および信号
RD\などとして出力することにより各論理回路を制御
する。
10から出力される信号RFSH\等に基づいて信号G
1,信号G2,信号CL1,信号MREQ2\および信
号RD2\などのコントロール信号を作成する論理回路
である。コントロール信号制御回路21は、コントロー
ルサブバスSBを介してCPU20,バスドライバ1
6,バスドライバ23およびラッチ回路25と接続され
ており、信号G1および信号G2の出力によりバスドラ
イバ16およびバスドライバ23の出力状態を制御し、
信号CL1の出力によりラッチ回路25のラッチのタイ
ミングを制御すると共に、CPU20に対してコントロ
ールバスCB等をどこが使用しているかを知らせる。ま
た、コントロール信号制御回路21は、コントロールサ
ブバスSBおよびバスドライバ23を介してコントロー
ルバスCBに接続されており、信号RFSH\等に基づ
いて作成される信号MREQ2\および信号RD2\な
どをコントロールバスCBに信号MREQ\および信号
RD\などとして出力することにより各論理回路を制御
する。
【0013】コントロール信号のうち信号G1は、信号
RFSH\と同じ出力を示す信号として出力される。ま
た、信号G2は、信号RFSH\がローレベル(以下
「L」と記載する)となるときからわずかに遅れてハイ
レベル(以下「H」と記載する)となり、信号RFSH
\が「H」となるときよりわずかに早く「L」となる信
号として出力される。信号CL1は、CPU10のリフ
レッシュ時間内の後半で反転のパルス信号として出力さ
れる。信号MREQ2\および信号RD2\は、信号G
2が「H」となるときに「L」となり、信号G2が
「L」となるときに「H」となる信号として出力され
る。
RFSH\と同じ出力を示す信号として出力される。ま
た、信号G2は、信号RFSH\がローレベル(以下
「L」と記載する)となるときからわずかに遅れてハイ
レベル(以下「H」と記載する)となり、信号RFSH
\が「H」となるときよりわずかに早く「L」となる信
号として出力される。信号CL1は、CPU10のリフ
レッシュ時間内の後半で反転のパルス信号として出力さ
れる。信号MREQ2\および信号RD2\は、信号G
2が「H」となるときに「L」となり、信号G2が
「L」となるときに「H」となる信号として出力され
る。
【0014】バスドライバ16は、トライステートバッ
ファにより構成されており、コントロール信号制御回路
21から出力される信号G1をコントロールサブバスS
Bを介して入力することで、コントロールポートおよび
アドレスポートからの出力を有効またはハイインピーダ
ンス状態とする。すなわち、信号G1が「H」のときに
は、各ポートからの出力を有効とし、CPU10は、R
OM30,RAM12およびI/O14にコントロール
バスCBを介して各種制御信号を発し、アドレスバスA
Bを介してアドレス指定することができる。逆に、信号
G1が「L」のときには、ハイインピーダンス状態と
し、CPU10とバスCB,ABとが接続されていない
状態とする。
ファにより構成されており、コントロール信号制御回路
21から出力される信号G1をコントロールサブバスS
Bを介して入力することで、コントロールポートおよび
アドレスポートからの出力を有効またはハイインピーダ
ンス状態とする。すなわち、信号G1が「H」のときに
は、各ポートからの出力を有効とし、CPU10は、R
OM30,RAM12およびI/O14にコントロール
バスCBを介して各種制御信号を発し、アドレスバスA
Bを介してアドレス指定することができる。逆に、信号
G1が「L」のときには、ハイインピーダンス状態と
し、CPU10とバスCB,ABとが接続されていない
状態とする。
【0015】RAM12は、ROM30に記憶された制
御プログラムをCPU10が実行するに際し、必要なデ
ータが一時的に記憶される記憶素子である。RAM12
へのデータの一時記憶は、CPU10が、バスドライバ
16を介してアドレスバスABにデータを記憶すべきア
ドレスを出力し、信号MREQ\を「L」とし、データ
バスDBから記憶すべきデータを出力し、記憶すべきデ
ータがデータバスDBに出力されていることを示す信号
WR\を「L」とすると、RAM12がデータバスDB
からデータを取り込むことにより行なわれる。また、C
PU10が、RAM12に記憶させたデータが必要とな
ったときには、バスドライバ16を介して読み込むべき
データを記憶したアドレスをアドレスバスABから出力
し、信号MREQ\を「L」とし、信号RD\を「L」
とすることにより、RAM12の指定アドレスからデー
タバスDBに出力されるデータを読み込む。
御プログラムをCPU10が実行するに際し、必要なデ
ータが一時的に記憶される記憶素子である。RAM12
へのデータの一時記憶は、CPU10が、バスドライバ
16を介してアドレスバスABにデータを記憶すべきア
ドレスを出力し、信号MREQ\を「L」とし、データ
バスDBから記憶すべきデータを出力し、記憶すべきデ
ータがデータバスDBに出力されていることを示す信号
WR\を「L」とすると、RAM12がデータバスDB
からデータを取り込むことにより行なわれる。また、C
PU10が、RAM12に記憶させたデータが必要とな
ったときには、バスドライバ16を介して読み込むべき
データを記憶したアドレスをアドレスバスABから出力
し、信号MREQ\を「L」とし、信号RD\を「L」
とすることにより、RAM12の指定アドレスからデー
タバスDBに出力されるデータを読み込む。
【0016】I/O14は、パチンコ機制御装置1とパ
チンコ機に備えられた各種の電装機器との信号の整合を
とる回路である。したがって、I/O14は、バスC
B,AB,DBと接続されてCPU10を中心とした論
理回路に組み込まれると共にパチンコ機に備えられる電
装機器、例えば、本体入賞スイッチ52,デジタルスタ
ートスイッチ51等に接続された波形整形回路50や、
パチンコ機本体の当りランプ43,センター役物のデジ
タル部分でLEDの集合である表示装置42,大入賞口
を開口させるソレノイド41に接続されたドライバ40
等に接続されている。
チンコ機に備えられた各種の電装機器との信号の整合を
とる回路である。したがって、I/O14は、バスC
B,AB,DBと接続されてCPU10を中心とした論
理回路に組み込まれると共にパチンコ機に備えられる電
装機器、例えば、本体入賞スイッチ52,デジタルスタ
ートスイッチ51等に接続された波形整形回路50や、
パチンコ機本体の当りランプ43,センター役物のデジ
タル部分でLEDの集合である表示装置42,大入賞口
を開口させるソレノイド41に接続されたドライバ40
等に接続されている。
【0017】CPU10を中心とした以上の構成に付加
して、ROM30が正規品か否かを判定する論理回路が
CPU20を中心として設けられている。CPU20
は、その内部にROM20dおよびRAM20eを内蔵
しており、後述するチェックプログラムがその内部RO
M20dに不揮発的に焼き付けられている。また、CP
U20は、Q0〜Q7の入力ポートを有するデータ入力
回路20c、P0〜P15の出力ポートを有するデータ
出力回路20f、CPU20の制御信号入力ポートであ
るP17および制御信号出力ポートであるP18\を備
えている。
して、ROM30が正規品か否かを判定する論理回路が
CPU20を中心として設けられている。CPU20
は、その内部にROM20dおよびRAM20eを内蔵
しており、後述するチェックプログラムがその内部RO
M20dに不揮発的に焼き付けられている。また、CP
U20は、Q0〜Q7の入力ポートを有するデータ入力
回路20c、P0〜P15の出力ポートを有するデータ
出力回路20f、CPU20の制御信号入力ポートであ
るP17および制御信号出力ポートであるP18\を備
えている。
【0018】CPU20のデータ出力回路20fは、バ
スドライバ23を介してアドレスバスABに接続されて
おり、内部ROM20dに記憶されたプログラムに従
い、所定のアドレスデータを出力ポートP0〜P15に
セットして、そのデータを出力する。データ出力回路2
0fとアドレスバスABとの間に介在するバスドライバ
23は、バスドライバ16と同様にトライステートバッ
ファにより構成されており、コントロール信号制御回路
21から出力される信号G2をコントロールサブバスS
Bを介して入力することで、出力ポートP0〜P15か
らアドレスバスABへの出力を有効またはハイインピー
ダンス状態とする。すなわち、信号G2が「H」のとき
には、出力ポートP0〜P15からアドレスバスABへ
の出力を有効とし、信号G2が「L」のときには、ハイ
インピーダンス状態として、出力ポートP0〜P15と
アドレスバスABとが接続されていない状態とする。
スドライバ23を介してアドレスバスABに接続されて
おり、内部ROM20dに記憶されたプログラムに従
い、所定のアドレスデータを出力ポートP0〜P15に
セットして、そのデータを出力する。データ出力回路2
0fとアドレスバスABとの間に介在するバスドライバ
23は、バスドライバ16と同様にトライステートバッ
ファにより構成されており、コントロール信号制御回路
21から出力される信号G2をコントロールサブバスS
Bを介して入力することで、出力ポートP0〜P15か
らアドレスバスABへの出力を有効またはハイインピー
ダンス状態とする。すなわち、信号G2が「H」のとき
には、出力ポートP0〜P15からアドレスバスABへ
の出力を有効とし、信号G2が「L」のときには、ハイ
インピーダンス状態として、出力ポートP0〜P15と
アドレスバスABとが接続されていない状態とする。
【0019】したがって、コントロール信号制御回路2
1から出力される信号G1および信号G2を調整するこ
とにより、アドレスバスABには、CPU10のアドレ
スバス制御回路10bからのデータとCPU20の出力
ポートP0〜P15からのデータとが選択的に出力され
る。すなわち、信号G2を「L」とすることによりバス
ドライバ23の出力をハイインピーダンス状態とし、信
号G1を「H」とすることによりバスドライバ16を介
してCPU10のコントロールバス制御回路10aおよ
びアドレスバス制御回路10bとコントロールバスCB
およびアドレスバスABとの接続を有効とする。逆に、
信号G1を「L」とすることによりバスドライバ16の
出力をハイインピーダンス状態とし、信号G2を「H」
とすることによりバスドライバ23を介してCPU20
の出力ポートP0〜P15とアドレスバスABとの接続
を有効とする。
1から出力される信号G1および信号G2を調整するこ
とにより、アドレスバスABには、CPU10のアドレ
スバス制御回路10bからのデータとCPU20の出力
ポートP0〜P15からのデータとが選択的に出力され
る。すなわち、信号G2を「L」とすることによりバス
ドライバ23の出力をハイインピーダンス状態とし、信
号G1を「H」とすることによりバスドライバ16を介
してCPU10のコントロールバス制御回路10aおよ
びアドレスバス制御回路10bとコントロールバスCB
およびアドレスバスABとの接続を有効とする。逆に、
信号G1を「L」とすることによりバスドライバ16の
出力をハイインピーダンス状態とし、信号G2を「H」
とすることによりバスドライバ23を介してCPU20
の出力ポートP0〜P15とアドレスバスABとの接続
を有効とする。
【0020】CPU20の入力ポートQ0〜Q7には、
ラッチ回路25を介してデータバスDBが接続されてい
る。ラッチ回路25は、そのCLK端子へ制御信号が入
力されたときにデータバスDBに出力されているデータ
を入力して保持するものである。ラッチ回路25のCL
K端子は、コントロールサブバスSBを介してコントロ
ール信号制御回路21に接続されており、コントロール
信号制御回路21から出力される信号CL1が「L」か
ら「H」になるときにデータバスDBに出力されている
データをラッチし、次に信号CL1が「L」から「H」
になるときまでそのデータを保持する。
ラッチ回路25を介してデータバスDBが接続されてい
る。ラッチ回路25は、そのCLK端子へ制御信号が入
力されたときにデータバスDBに出力されているデータ
を入力して保持するものである。ラッチ回路25のCL
K端子は、コントロールサブバスSBを介してコントロ
ール信号制御回路21に接続されており、コントロール
信号制御回路21から出力される信号CL1が「L」か
ら「H」になるときにデータバスDBに出力されている
データをラッチし、次に信号CL1が「L」から「H」
になるときまでそのデータを保持する。
【0021】CPU20の出力ポートP18\は、パチ
ンコ機制御装置1の外部からの信号線と共にOR回路2
6を介してCPU10のポートRESET\に接続され
ており、CPU20が信号P18\を「L」とすること
によりCPU10をリセット状態とすることができる。
ンコ機制御装置1の外部からの信号線と共にOR回路2
6を介してCPU10のポートRESET\に接続され
ており、CPU20が信号P18\を「L」とすること
によりCPU10をリセット状態とすることができる。
【0022】一方、ROM30は、CPU10の実行す
る制御プログラムやそのプログラムの実行に必要な各種
データを不揮発的に記憶する記憶素子であり、CPU1
0からのアドレス指定を受けるとそのアドレスに記憶し
ているデータを出力する。すなわち、このROM30に
は、パチンコ機制御装置1として実行すべき遊技ルール
に基づく制御プログラムなどの情報が記憶されている。
る制御プログラムやそのプログラムの実行に必要な各種
データを不揮発的に記憶する記憶素子であり、CPU1
0からのアドレス指定を受けるとそのアドレスに記憶し
ているデータを出力する。すなわち、このROM30に
は、パチンコ機制御装置1として実行すべき遊技ルール
に基づく制御プログラムなどの情報が記憶されている。
【0023】次に、CPU10の命令フェッチサイクル
時におけるパチンコ機制御装置1の動作について図2を
用いて説明する。図2は、CPU10の命令フェッチサ
イクルとCPU20などの動作のタイミングを示す説明
図である。図2に示すように、「Z80」系のCPU1
0は、クロックΦに同期しつつ命令フェッチサイクルの
最初のサイクル(Machine cycle on
e)である旨を示すために信号M1\を「L」とし、こ
れに少し遅れて記憶素子へのアクセス要求である旨を示
すための信号MREQ\と、リード要求である旨を示す
ための信号RD\とを「L」とする。また、記憶素子の
アクセス時間が遅いものであってもデータ読みに支障を
来たさないように、記憶素子が信号WAIT\をクロッ
クΦのT2ステートでの立ち下がり時点で「H」を出力
しない場合には待ちサイクルを設け、データの読み込み
のタイミングを遅延させる機能を有している。
時におけるパチンコ機制御装置1の動作について図2を
用いて説明する。図2は、CPU10の命令フェッチサ
イクルとCPU20などの動作のタイミングを示す説明
図である。図2に示すように、「Z80」系のCPU1
0は、クロックΦに同期しつつ命令フェッチサイクルの
最初のサイクル(Machine cycle on
e)である旨を示すために信号M1\を「L」とし、こ
れに少し遅れて記憶素子へのアクセス要求である旨を示
すための信号MREQ\と、リード要求である旨を示す
ための信号RD\とを「L」とする。また、記憶素子の
アクセス時間が遅いものであってもデータ読みに支障を
来たさないように、記憶素子が信号WAIT\をクロッ
クΦのT2ステートでの立ち下がり時点で「H」を出力
しない場合には待ちサイクルを設け、データの読み込み
のタイミングを遅延させる機能を有している。
【0024】したがって、CPU10による現実の命令
フェッチは、上記各信号により判断される一定の条件が
整ったときに実行され、そのときのアドレスバスABに
より指定されるアドレスAD1に記憶されており、デー
タバスDBに出力されているデータD1が命令として取
り込まれる。公知のように、このようにして取り込まれ
た命令はCPU10内の命令レジスタに格納され、次の
実行サイクルでのCPU10の動作が決定される。
フェッチは、上記各信号により判断される一定の条件が
整ったときに実行され、そのときのアドレスバスABに
より指定されるアドレスAD1に記憶されており、デー
タバスDBに出力されているデータD1が命令として取
り込まれる。公知のように、このようにして取り込まれ
た命令はCPU10内の命令レジスタに格納され、次の
実行サイクルでのCPU10の動作が決定される。
【0025】また、CPU10の命令フェッチサイクル
のT3およびT4ステートでは、ダイナミックRAMの
リフレッシュをするために信号RFSH\を「L」とす
る。「Z80」系のCPU10では、信号RFSH\が
「L」となるとアドレスポートのA0〜A15のうち下
位8ビットにリフレッシュ信号が出力される。
のT3およびT4ステートでは、ダイナミックRAMの
リフレッシュをするために信号RFSH\を「L」とす
る。「Z80」系のCPU10では、信号RFSH\が
「L」となるとアドレスポートのA0〜A15のうち下
位8ビットにリフレッシュ信号が出力される。
【0026】一方、CPU20では、内部ROM20d
に記憶されたプログラムに従い、所定のアドレスデータ
AD2を出力ポートP0〜P15にセットして出力す
る。
に記憶されたプログラムに従い、所定のアドレスデータ
AD2を出力ポートP0〜P15にセットして出力す
る。
【0027】CPU10の信号RFSH\が「L」とな
ると、この信号に基づいてコントロール信号制御回路2
1が信号G1を「L」とし、さらに、これにわずかに遅
れて信号G2を「H」とする。バスドライバ16は、信
号G1が「L」となることにより、その出力をハイイン
ピーダンス状態とし、バスドライバ23は、信号G2が
「H」となることで、CPU20の出力ポートP0〜P
15とアドレスバスABとの接続およびコントロールサ
ブバスSBとコントロールバスCBとの接続を有効とす
る。したがって、アドレスバスABには、CPU10の
アドレスポートからのリフレッシュ信号は出力されな
い。
ると、この信号に基づいてコントロール信号制御回路2
1が信号G1を「L」とし、さらに、これにわずかに遅
れて信号G2を「H」とする。バスドライバ16は、信
号G1が「L」となることにより、その出力をハイイン
ピーダンス状態とし、バスドライバ23は、信号G2が
「H」となることで、CPU20の出力ポートP0〜P
15とアドレスバスABとの接続およびコントロールサ
ブバスSBとコントロールバスCBとの接続を有効とす
る。したがって、アドレスバスABには、CPU10の
アドレスポートからのリフレッシュ信号は出力されな
い。
【0028】また、コントロールバスCBには、コント
ロール信号制御回路21から信号MREQ2\および信
号RD2\がコントロールサブバスSBおよびバスドラ
イバ23を介して信号MREQ\および信号RD\とし
て出力され、アドレスバスABには、予めCPU20が
出力ポートP0〜P15にセットしておいたアドレスデ
ータAD2が出力される。この出力により、ROM30
は、指定されたアドレスAD2に格納されたデータD2
をデータバスDBに出力する。このデータD2は、ラッ
チ回路25のCLK端子に反転のパルス信号である信号
CL1が入力されることによりラッチ回路25にラッチ
され、CPU20の入力ポートQ0〜Q7へ出力され
る。その後、CPU20は、入力ポートP17に入力さ
れる信号G2に基づいてタイミングを調整した上、入力
ポートQ0〜Q7からデータD2を取り込む。
ロール信号制御回路21から信号MREQ2\および信
号RD2\がコントロールサブバスSBおよびバスドラ
イバ23を介して信号MREQ\および信号RD\とし
て出力され、アドレスバスABには、予めCPU20が
出力ポートP0〜P15にセットしておいたアドレスデ
ータAD2が出力される。この出力により、ROM30
は、指定されたアドレスAD2に格納されたデータD2
をデータバスDBに出力する。このデータD2は、ラッ
チ回路25のCLK端子に反転のパルス信号である信号
CL1が入力されることによりラッチ回路25にラッチ
され、CPU20の入力ポートQ0〜Q7へ出力され
る。その後、CPU20は、入力ポートP17に入力さ
れる信号G2に基づいてタイミングを調整した上、入力
ポートQ0〜Q7からデータD2を取り込む。
【0029】以上の動作のうち、出力ポートP0〜P1
5からアドレスバスABにアドレスデータAD2が出力
され、このデータAD2の出力に伴い、ROM30から
出力されるデータD2をラッチ回路25でラッチするま
での動作は、CPU10の一回のリフレッシュ時間内で
行なわれる。このように、CPU10のリフレッシュ時
間に各種バスCB,AB,DBを用いてデータD2を読
み込むので、CPU10の動作に支障をきたすことはな
い。また、本実施例では、パチンコ機制御装置1は、ダ
イナミックRAMを有しないので、リフレッシュ信号が
アドレスバスABに出力されないことによる制限を受け
ることはない。
5からアドレスバスABにアドレスデータAD2が出力
され、このデータAD2の出力に伴い、ROM30から
出力されるデータD2をラッチ回路25でラッチするま
での動作は、CPU10の一回のリフレッシュ時間内で
行なわれる。このように、CPU10のリフレッシュ時
間に各種バスCB,AB,DBを用いてデータD2を読
み込むので、CPU10の動作に支障をきたすことはな
い。また、本実施例では、パチンコ機制御装置1は、ダ
イナミックRAMを有しないので、リフレッシュ信号が
アドレスバスABに出力されないことによる制限を受け
ることはない。
【0030】なお、本実施例では、CPU10のリフレ
ッシュ時毎に、CPU20がROM30からデータを読
み込む構成としたが、データ出力回路20fにROM3
0の読み込むべきアドレスをセットして、データを読み
込む準備が整ったときに、CPU20からコントロール
信号制御回路21に制御信号を出力し、その制御信号が
出力された場合のみコントロール信号制御回路21が動
作し、その後のCPU10のリフレッシュ時にROM3
0のデータを読み込む構成とすることも好適である。こ
の場合、CPU20のポートP17を制御信号の入出力
ポートとし、CPU20は、ポートP17からコントロ
ール信号制御回路21に制御信号を出力する。
ッシュ時毎に、CPU20がROM30からデータを読
み込む構成としたが、データ出力回路20fにROM3
0の読み込むべきアドレスをセットして、データを読み
込む準備が整ったときに、CPU20からコントロール
信号制御回路21に制御信号を出力し、その制御信号が
出力された場合のみコントロール信号制御回路21が動
作し、その後のCPU10のリフレッシュ時にROM3
0のデータを読み込む構成とすることも好適である。こ
の場合、CPU20のポートP17を制御信号の入出力
ポートとし、CPU20は、ポートP17からコントロ
ール信号制御回路21に制御信号を出力する。
【0031】以上のように構成されたパチンコ機制御装
置1は、次のように動作する。パチンコ機制御装置1の
電源回路がオンされると、ワンチップマイクロコンピュ
ータ2のCPU10は電力の供給を受け、所定の手順に
従ってROM30に記憶された制御プログラムを順次読
み出してはそのプログラムに記述された命令を実行す
る。この制御プログラムに基づいたCPU10の処理に
より、パチンコ機は、制御プログラムに記述された遊技
ルールに従った挙動を示し、制御プログラムに記述され
た遊技が可能となる。
置1は、次のように動作する。パチンコ機制御装置1の
電源回路がオンされると、ワンチップマイクロコンピュ
ータ2のCPU10は電力の供給を受け、所定の手順に
従ってROM30に記憶された制御プログラムを順次読
み出してはそのプログラムに記述された命令を実行す
る。この制御プログラムに基づいたCPU10の処理に
より、パチンコ機は、制御プログラムに記述された遊技
ルールに従った挙動を示し、制御プログラムに記述され
た遊技が可能となる。
【0032】このようにCPU10の処理によりパチン
コ機が制御されているとき、CPU20は、図3のフロ
ーチャートに示すチェックプログラムを実行している。
図3に示すチェックプログラムは、CPU20の内部R
OM20dに焼き付けられたプログラムであり、CPU
20への電力の供給が開始されると直ちにこのチェック
プログラムに基づいた処理が開始され、電力が供給され
ている間は繰り返し実行される。まず、CPU20は、
ROM30の所定アドレスに予め記憶されている識別コ
ードを読み込む(ステップS100)。次に、この識別
コードが予め定めた正しい値であるか否かを判断し(ス
テップS110)、正しい場合には本ルーチンを終了す
る。識別コードが正しくないと判断すると、出力ポート
P18\からの信号P18\を「L」として(ステップ
S120)、CPU10をリセット状態とする。
コ機が制御されているとき、CPU20は、図3のフロ
ーチャートに示すチェックプログラムを実行している。
図3に示すチェックプログラムは、CPU20の内部R
OM20dに焼き付けられたプログラムであり、CPU
20への電力の供給が開始されると直ちにこのチェック
プログラムに基づいた処理が開始され、電力が供給され
ている間は繰り返し実行される。まず、CPU20は、
ROM30の所定アドレスに予め記憶されている識別コ
ードを読み込む(ステップS100)。次に、この識別
コードが予め定めた正しい値であるか否かを判断し(ス
テップS110)、正しい場合には本ルーチンを終了す
る。識別コードが正しくないと判断すると、出力ポート
P18\からの信号P18\を「L」として(ステップ
S120)、CPU10をリセット状態とする。
【0033】ここで、ROM30が正規のものであるか
否かの判断は、ROM30に書き込まれているプログラ
ムコードと相関のある値を内部ROM20dに書き込ん
でおきこれを判別する手法の他、ROM30の複数アド
レスに記憶されたデータに対する所定の計算結果を予め
ROM30の特定アドレスに記載しておき、CPU20
でROM30の各アドレスのデータを読み込んで所定の
計算をし、その結果を特定アドレスの値と比較して判別
する手法、CPU20の内部ROM20dとROM30
との双方に予め所定の識別コードを書き込むものとし、
この識別コードの一致を判別する手法、内部ROM20
dにROM30に記載されたプログラムコードと同じも
のを予め記録しておき、ROM30の内容と内部ROM
20dの内容を照合して判別する手法、ROM30に記
載されたプログラムコードのチェックサムを計算し、こ
れが予め内部ROM20dに記載された値であるかを判
定する手法、ROM30の複数のアドレスの値を読み込
んで所定の計算をし、この計算結果を予めROM30の
所定アドレスまたは内部ROM20dの所定アドレスに
記載された値と比較して判別する手法など、様々な手法
を用いることができる。
否かの判断は、ROM30に書き込まれているプログラ
ムコードと相関のある値を内部ROM20dに書き込ん
でおきこれを判別する手法の他、ROM30の複数アド
レスに記憶されたデータに対する所定の計算結果を予め
ROM30の特定アドレスに記載しておき、CPU20
でROM30の各アドレスのデータを読み込んで所定の
計算をし、その結果を特定アドレスの値と比較して判別
する手法、CPU20の内部ROM20dとROM30
との双方に予め所定の識別コードを書き込むものとし、
この識別コードの一致を判別する手法、内部ROM20
dにROM30に記載されたプログラムコードと同じも
のを予め記録しておき、ROM30の内容と内部ROM
20dの内容を照合して判別する手法、ROM30に記
載されたプログラムコードのチェックサムを計算し、こ
れが予め内部ROM20dに記載された値であるかを判
定する手法、ROM30の複数のアドレスの値を読み込
んで所定の計算をし、この計算結果を予めROM30の
所定アドレスまたは内部ROM20dの所定アドレスに
記載された値と比較して判別する手法など、様々な手法
を用いることができる。
【0034】また、本実施例では、識別コードが正しく
ないと判断したとき、CPU10をリセットする構成と
したが、CPU10の通常の動作を禁止する手段であれ
ばよいので、割込処理によりCPU10が自らの動作を
停止する構成等でもかまわない。また、通常の動作を停
止すればよいので、デモを実行するといった種々の対応
も考えることができる。
ないと判断したとき、CPU10をリセットする構成と
したが、CPU10の通常の動作を禁止する手段であれ
ばよいので、割込処理によりCPU10が自らの動作を
停止する構成等でもかまわない。また、通常の動作を停
止すればよいので、デモを実行するといった種々の対応
も考えることができる。
【0035】以上のように構成された本実施例のパチン
コ機制御装置1では、電源オン直後からCPU20で実
行されるチェックプログラムによりROM30が正規品
であるか否かを繰り返し判断し、不正品と判断したとき
はCPU10をリセット状態として動作を禁止するの
で、不正なROMに記載された不当な制御プログラムに
基づく処理を一切行なうことがない。しかも、CPU2
0のバスCBなどをアクセスする動作は、パチンコ機を
制御するために使用されない時間であるCPU10のリ
フレッシュ時のみに行なわれるので、CPU10による
パチンコ機の制御に何等支障を来たすこともない。した
がって、CPU10によるパチンコ機制御装置1の制御
プログラムは、従来のものから一切変更する必要がな
い。さらに、パチンコ機制御装置1のROM30を除い
た主要な論理回路をワンチップとしたので、ROM30
へのデータの読み出し命令がCPU10からの命令であ
るかCPU20からの命令であるかの判断は、外部から
は本質的に不可能である。したがって、CPU10から
のデータの読み出し命令のときには不当なプログラムデ
ータを読み出し、CPU20からのデータの読み出し命
令のときには正規のプログラムデータを読み出すといっ
た不正を許すことがない。
コ機制御装置1では、電源オン直後からCPU20で実
行されるチェックプログラムによりROM30が正規品
であるか否かを繰り返し判断し、不正品と判断したとき
はCPU10をリセット状態として動作を禁止するの
で、不正なROMに記載された不当な制御プログラムに
基づく処理を一切行なうことがない。しかも、CPU2
0のバスCBなどをアクセスする動作は、パチンコ機を
制御するために使用されない時間であるCPU10のリ
フレッシュ時のみに行なわれるので、CPU10による
パチンコ機の制御に何等支障を来たすこともない。した
がって、CPU10によるパチンコ機制御装置1の制御
プログラムは、従来のものから一切変更する必要がな
い。さらに、パチンコ機制御装置1のROM30を除い
た主要な論理回路をワンチップとしたので、ROM30
へのデータの読み出し命令がCPU10からの命令であ
るかCPU20からの命令であるかの判断は、外部から
は本質的に不可能である。したがって、CPU10から
のデータの読み出し命令のときには不当なプログラムデ
ータを読み出し、CPU20からのデータの読み出し命
令のときには正規のプログラムデータを読み出すといっ
た不正を許すことがない。
【0036】また、本実施例のパチンコ機制御装置1
は、電源オン直後にROM30が正規品か否かのチェッ
クを行なった後でパチンコ機の制御を行なうものに比べ
て、電源オン以降にROM30のチェックのための特別
な時間を必要としない。さらに、ROM30のチェック
を動作中常時行なうので、電源オンから所定時間まで正
規のROM30で動作し、所定時間経過後に不正なRO
Mに切り換えるといった不正も検出することができる。
は、電源オン直後にROM30が正規品か否かのチェッ
クを行なった後でパチンコ機の制御を行なうものに比べ
て、電源オン以降にROM30のチェックのための特別
な時間を必要としない。さらに、ROM30のチェック
を動作中常時行なうので、電源オンから所定時間まで正
規のROM30で動作し、所定時間経過後に不正なRO
Mに切り換えるといった不正も検出することができる。
【0037】次に、本発明の第2の実施例について説明
する。図4は、第2実施例としてのパチンコ機制御装置
を搭載するパチンコ機の制御系の要部を示す概略構成図
である。説明の便宜のため第1実施例と同じ論理回路に
より構成されているものは同じ番号を付し、その説明を
省略する。
する。図4は、第2実施例としてのパチンコ機制御装置
を搭載するパチンコ機の制御系の要部を示す概略構成図
である。説明の便宜のため第1実施例と同じ論理回路に
より構成されているものは同じ番号を付し、その説明を
省略する。
【0038】図示するように、第2実施例のパチンコ機
制御装置1は、第1実施例と同様にワンチップマイクロ
コンピュータ2と、ROM30と、ワンチップマイクロ
コンピュータ2に外付けされる発振用クリスタル18
と、電源回路28と、ドライバ40および波形整形回路
50から構成されている。
制御装置1は、第1実施例と同様にワンチップマイクロ
コンピュータ2と、ROM30と、ワンチップマイクロ
コンピュータ2に外付けされる発振用クリスタル18
と、電源回路28と、ドライバ40および波形整形回路
50から構成されている。
【0039】CPU60は、その内部にROM60dお
よびRAM60eを内蔵しており、後述するチェックプ
ログラムがその内部ROM60dに不揮発的に焼き付け
られている。また、CPU60は、コントロールポート
を有するコントロールバス制御回路60a、アドレスポ
ートを有するアドレスバス制御回路60b、データポー
トを有するデータバス制御回路60c、出力ポートであ
るP61\,P62\、入力ポートであるP63\およ
び割込信号を入力するINT\の各ポートを備えてい
る。
よびRAM60eを内蔵しており、後述するチェックプ
ログラムがその内部ROM60dに不揮発的に焼き付け
られている。また、CPU60は、コントロールポート
を有するコントロールバス制御回路60a、アドレスポ
ートを有するアドレスバス制御回路60b、データポー
トを有するデータバス制御回路60c、出力ポートであ
るP61\,P62\、入力ポートであるP63\およ
び割込信号を入力するINT\の各ポートを備えてい
る。
【0040】CPU60のコントロールポート,アドレ
スポートおよびデータポートは、CPU10の各ポート
に接続されたコントロールバスCB,アドレスバスAB
およびデータバスDBにそれぞれ接続されている。各種
バスCB,AB,DBに接続されたCPU60の各ポー
トは通常ハイインピーダンス状態となっており、ポート
P62\から「L」を出力し、その結果ポートP63\
から「L」を入力したときにのみ各バス制御回路60
a,60b,60cによる接続を有効とする。CPU6
0の出力ポートP61\は、パチンコ機制御装置1の外
部からの信号線と共にOR回路26を介してCPU10
のポートRESET\に接続されており、信号P61\
を「L」とすることによりCPU10をリセット状態と
する。CPU60の出力ポートP62\は、CPU10
の入力ポートBUSRQ\に接続されており、信号P6
2\を「L」とすることによりCPU10に対して、バ
スの占有権を要求する。この信号P62\を受け付ける
と、CPU10は、バスCB,AB,DBとの接続をハ
イインピーダンス状態とする。このとき、CPU10
は、その出力ポートBUSAK\を「L」とする。この
出力ポートBUSAK\は、CPU60の入力ポートP
63\に接続されているから、信号BUSAK\を入力
することにより、CPU60は、CPU10のバスC
B,AB,DBに対する占有状態を検出する。CPU6
0がバスを使用したのち、信号P62\を「H」とする
ことによりCPU10とバスCB,AB,DBとの接続
を再び有効とする。
スポートおよびデータポートは、CPU10の各ポート
に接続されたコントロールバスCB,アドレスバスAB
およびデータバスDBにそれぞれ接続されている。各種
バスCB,AB,DBに接続されたCPU60の各ポー
トは通常ハイインピーダンス状態となっており、ポート
P62\から「L」を出力し、その結果ポートP63\
から「L」を入力したときにのみ各バス制御回路60
a,60b,60cによる接続を有効とする。CPU6
0の出力ポートP61\は、パチンコ機制御装置1の外
部からの信号線と共にOR回路26を介してCPU10
のポートRESET\に接続されており、信号P61\
を「L」とすることによりCPU10をリセット状態と
する。CPU60の出力ポートP62\は、CPU10
の入力ポートBUSRQ\に接続されており、信号P6
2\を「L」とすることによりCPU10に対して、バ
スの占有権を要求する。この信号P62\を受け付ける
と、CPU10は、バスCB,AB,DBとの接続をハ
イインピーダンス状態とする。このとき、CPU10
は、その出力ポートBUSAK\を「L」とする。この
出力ポートBUSAK\は、CPU60の入力ポートP
63\に接続されているから、信号BUSAK\を入力
することにより、CPU60は、CPU10のバスC
B,AB,DBに対する占有状態を検出する。CPU6
0がバスを使用したのち、信号P62\を「H」とする
ことによりCPU10とバスCB,AB,DBとの接続
を再び有効とする。
【0041】CPU60の入力ポートINT\は、割込
信号発生回路62に接続されている。この割込信号発生
回路62は、割込信号をランダムに発生する論理回路で
ある。割込信号発生回路62が発生する信号を入力ポー
トINT\に入力したとき、CPU60は、予め定めた
シーケンスにより割込処理を起動し、後述するチェック
プログラムを実行する。割込信号の発生頻度は、CPU
60がROM30のチェックを行なう頻度やチェックプ
ログラムによるチェックに必要なROM30へのデータ
読み込み回数などにより決められる。第2実施例では、
CPU10のマシンサイクル10回から100回の間
で、平均55回に1回となるように設定されている。第
2実施例では、割込信号をランダムに発生する構成とし
たが、一定周期で割込信号を発生する構成でも差し支え
ない。
信号発生回路62に接続されている。この割込信号発生
回路62は、割込信号をランダムに発生する論理回路で
ある。割込信号発生回路62が発生する信号を入力ポー
トINT\に入力したとき、CPU60は、予め定めた
シーケンスにより割込処理を起動し、後述するチェック
プログラムを実行する。割込信号の発生頻度は、CPU
60がROM30のチェックを行なう頻度やチェックプ
ログラムによるチェックに必要なROM30へのデータ
読み込み回数などにより決められる。第2実施例では、
CPU10のマシンサイクル10回から100回の間
で、平均55回に1回となるように設定されている。第
2実施例では、割込信号をランダムに発生する構成とし
たが、一定周期で割込信号を発生する構成でも差し支え
ない。
【0042】以上のように構成された第2実施例のパチ
ンコ機制御装置1では、CPU10の処理によりパチン
コ機が制御されているとき、CPU60は、図5のフロ
ーチャートに示すチェックプログラムを実行している。
図5に示すチェックプログラムは、CPU60の内部R
OM60dに焼き付けられたプログラムであり、割込信
号発生回路62からの信号がINT\に入力される毎に
このチェックプログラムに基づいた処理が開始され、電
力が供給されている間は繰り返し実行される。まず、C
PU60に割込信号INT\が入力されると信号P62
\を「L」とする(ステップS200)。信号P62\
を「L」とすると、CPU10は、現在実行中のマシン
サイクルの終了後バスCB,AB,DBとの接続をハイ
インピーダンス状態とし、パチンコ機の制御を中断す
る。なお、後述するように、パチンコ機の制御の中断
は、CPU60のマシンサイクルの数個分にすぎないの
で、遊技は見掛け上、支障なく継続する。
ンコ機制御装置1では、CPU10の処理によりパチン
コ機が制御されているとき、CPU60は、図5のフロ
ーチャートに示すチェックプログラムを実行している。
図5に示すチェックプログラムは、CPU60の内部R
OM60dに焼き付けられたプログラムであり、割込信
号発生回路62からの信号がINT\に入力される毎に
このチェックプログラムに基づいた処理が開始され、電
力が供給されている間は繰り返し実行される。まず、C
PU60に割込信号INT\が入力されると信号P62
\を「L」とする(ステップS200)。信号P62\
を「L」とすると、CPU10は、現在実行中のマシン
サイクルの終了後バスCB,AB,DBとの接続をハイ
インピーダンス状態とし、パチンコ機の制御を中断す
る。なお、後述するように、パチンコ機の制御の中断
は、CPU60のマシンサイクルの数個分にすぎないの
で、遊技は見掛け上、支障なく継続する。
【0043】次に入力ポートP63\に入力される信号
が「L」となるのを待って(ステップS210)、CP
U60とバスCB,AB,DBとの接続を有効とする
(ステップS220)。CPU10は、バスCB,A
B,DBとの接続がハイインピーダンス状態となると、
信号BUSAK\を「L」とするので、CPU60がこ
の信号を受けてバスCB,AB,DBとの接続を有効と
すれば、CPU10とCPU60とが同時にバスCB,
AB,DBとの接続が有効となることはない。
が「L」となるのを待って(ステップS210)、CP
U60とバスCB,AB,DBとの接続を有効とする
(ステップS220)。CPU10は、バスCB,A
B,DBとの接続がハイインピーダンス状態となると、
信号BUSAK\を「L」とするので、CPU60がこ
の信号を受けてバスCB,AB,DBとの接続を有効と
すれば、CPU10とCPU60とが同時にバスCB,
AB,DBとの接続が有効となることはない。
【0044】こうして接続が有効となったバスCB,A
B,DBを用いてROM30の所定アドレスから識別コ
ードを読み込む(ステップS230)。識別コードを読
み込むと、CPU60とバスCB,AB,DBとの接続
をハイインピーダンス状態とし(ステップS240)、
信号P62\を「H」とする(ステップS250)。信
号P62\を「H」とすることにより、CPU10とバ
スCB,AB,DBとの接続を有効とし、CPU10に
よるパチンコ機器の制御を再開始する。したがって、C
PU10によるパチンコ機器の制御の中断は、ROM3
0にアクセスする時間だけであり、極めて僅かであるの
で、パチンコ機の使用者に対して制御の中断により与え
る影響はない。
B,DBを用いてROM30の所定アドレスから識別コ
ードを読み込む(ステップS230)。識別コードを読
み込むと、CPU60とバスCB,AB,DBとの接続
をハイインピーダンス状態とし(ステップS240)、
信号P62\を「H」とする(ステップS250)。信
号P62\を「H」とすることにより、CPU10とバ
スCB,AB,DBとの接続を有効とし、CPU10に
よるパチンコ機器の制御を再開始する。したがって、C
PU10によるパチンコ機器の制御の中断は、ROM3
0にアクセスする時間だけであり、極めて僅かであるの
で、パチンコ機の使用者に対して制御の中断により与え
る影響はない。
【0045】次に、ROM30から読み込んだ識別コー
ドが予め定めた正しい値であるか否かを判断し(ステッ
プS260)、正しい場合には本ルーチンを終了する。
識別コードが正しくないと判断すると、出力ポートから
の信号P61\を「L」として(ステップS270)、
CPU10をリセット状態とする。
ドが予め定めた正しい値であるか否かを判断し(ステッ
プS260)、正しい場合には本ルーチンを終了する。
識別コードが正しくないと判断すると、出力ポートから
の信号P61\を「L」として(ステップS270)、
CPU10をリセット状態とする。
【0046】ここで、ROM30が正規のものであるか
否かの判断手法および識別コードが正しくないと判断し
たときの対応は、第1実施例で述べたとおり様々な手
法、種々の対応を考えることができる。例えば、ROM
30の複数アドレスに記憶されたデータに対する所定の
計算結果を予めROM30の特定アドレスに記載してお
き、CPU20でROM30の各アドレスのデータを読
み込んで所定の計算をし、その結果を特定アドレスの値
と比較して判別する手法等である。
否かの判断手法および識別コードが正しくないと判断し
たときの対応は、第1実施例で述べたとおり様々な手
法、種々の対応を考えることができる。例えば、ROM
30の複数アドレスに記憶されたデータに対する所定の
計算結果を予めROM30の特定アドレスに記載してお
き、CPU20でROM30の各アドレスのデータを読
み込んで所定の計算をし、その結果を特定アドレスの値
と比較して判別する手法等である。
【0047】以上のように構成された第2実施例のパチ
ンコ機制御装置1では、電源オン直後からCPU60で
実行されるチェックプログラムによりROM30が正規
品であるか否かを繰り返し判断し、不正品と判断したと
きはCPU10をリセット状態として動作を禁止するの
で、不正なROMに記載された不当な制御プログラムに
基づく処理を一切行なうことがない。また、CPU60
がチェックプログラムを実行するタイミングをランダム
に発生する割込信号により決定するので、CPU60か
らROM30への読み出しを予め察知することを防止す
ることができる。したがって、不正なROMでの制御を
行なうことがない。さらに、CPU60は、CPU10
によるパチンコ機の制御に支障をきたさない程度の時間
だけバスCB,AB,DBを用いてROM30のチェッ
クを行なうので、遊技に支障をきたすことがない。な
お、その他の効果は、第1実施例と同様である。
ンコ機制御装置1では、電源オン直後からCPU60で
実行されるチェックプログラムによりROM30が正規
品であるか否かを繰り返し判断し、不正品と判断したと
きはCPU10をリセット状態として動作を禁止するの
で、不正なROMに記載された不当な制御プログラムに
基づく処理を一切行なうことがない。また、CPU60
がチェックプログラムを実行するタイミングをランダム
に発生する割込信号により決定するので、CPU60か
らROM30への読み出しを予め察知することを防止す
ることができる。したがって、不正なROMでの制御を
行なうことがない。さらに、CPU60は、CPU10
によるパチンコ機の制御に支障をきたさない程度の時間
だけバスCB,AB,DBを用いてROM30のチェッ
クを行なうので、遊技に支障をきたすことがない。な
お、その他の効果は、第1実施例と同様である。
【0048】以上本発明の制御装置の実施例としてパチ
ンコ機制御装置1の構成、動作について説明したが、本
発明はこうした実施例に何等限定されるものではなく、
例えば、スロットルマシン等の他の遊技機器の制御装置
として組み込まれる構成、制御用コンピュータとプログ
ラム記憶素子を判定する論理回路が異なるチップによる
構成、ビルの出入口やオフィスの出入口,金庫の扉等の
施錠管理システム等のように制御プログラムの信頼性が
特に重要視される防犯システムに組み込む構成など、本
発明の要旨を逸脱しない範囲内において、種々なる態様
で実施し得ることは勿論である。
ンコ機制御装置1の構成、動作について説明したが、本
発明はこうした実施例に何等限定されるものではなく、
例えば、スロットルマシン等の他の遊技機器の制御装置
として組み込まれる構成、制御用コンピュータとプログ
ラム記憶素子を判定する論理回路が異なるチップによる
構成、ビルの出入口やオフィスの出入口,金庫の扉等の
施錠管理システム等のように制御プログラムの信頼性が
特に重要視される防犯システムに組み込む構成など、本
発明の要旨を逸脱しない範囲内において、種々なる態様
で実施し得ることは勿論である。
【0049】
【発明の効果】以上説明したように本発明の制御装置で
は、制御用コンピュータの動作中に、これとは独立に動
作して、プログラム記憶素子が正規品であるか否かの判
断を行なうので、制御プログラムの不正な書き換えやプ
ログラム記憶素子の不正な取り替えなどの人為的、組織
的な不正を有効に防止することができ、高い信頼性を得
ることができる。しかも、制御用コンピュータがバスを
占有していない状態のときに、バスを用いてプログラム
記憶素子が正規品であるか否かの判断をするので、プロ
グラム記憶素子からは制御用コンピュータによる読み出
しか読出手段による読み出しかの判断を困難とすること
ができる。
は、制御用コンピュータの動作中に、これとは独立に動
作して、プログラム記憶素子が正規品であるか否かの判
断を行なうので、制御プログラムの不正な書き換えやプ
ログラム記憶素子の不正な取り替えなどの人為的、組織
的な不正を有効に防止することができ、高い信頼性を得
ることができる。しかも、制御用コンピュータがバスを
占有していない状態のときに、バスを用いてプログラム
記憶素子が正規品であるか否かの判断をするので、プロ
グラム記憶素子からは制御用コンピュータによる読み出
しか読出手段による読み出しかの判断を困難とすること
ができる。
【図1】本発明の一実施例としてのパチンコ機制御装置
のブロック図である。
のブロック図である。
【図2】パチンコ機制御装置1のCPU10における命
令フェッチサイクルとCPU20などの動作のタイミン
グを示す説明図である。
令フェッチサイクルとCPU20などの動作のタイミン
グを示す説明図である。
【図3】CPU20にて実行されるチェックプログラム
のフローチャートである。
のフローチャートである。
【図4】第2実施例としてのパチンコ機制御装置のブロ
ック図である。
ック図である。
【図5】CPU60にて実行されるチェックプログラム
のフローチャートである。
のフローチャートである。
1…パチンコ機制御装置 2…ワンチップマイクロコンピュータ 10…CPU 10a…コントロールバス制御回路 10b…アドレスバス制御回路 10c…データバス制御回路 12…RAM 14…I/O 16…バスドライバ 18…発振用クリスタル 20…CPU 20c…データ入力回路 20d…ROM 20e…RAM 20f…データ出力回路 21…コントロール信号制御回路 23…バスドライバ 25…ラッチ回路 26…OR回路 28…電源回路 30…ROM 40…ドライバ 41…ソレノイド 42…表示装置 43…ランプ 50…波形整形回路 51…デジタルスタートスイッチ 52…入賞スイッチ 60…CPU 60a…コントロールバス制御回路 60b…アドレスバス制御回路 60c…データバス制御回路 60d…ROM 60e…RAM 62…割込信号発生回路 AB…アドレスバス CB…コントロールバス DB…データバス SB…コントロールサブバス
フロントページの続き (56)参考文献 特開 平2−64754(JP,A) 特開 平4−332582(JP,A) 特開 平5−111564(JP,A) 特開 昭55−142494(JP,A) 特公 昭62−38741(JP,B2) 特公 平5−27891(JP,B2) (58)調査した分野(Int.Cl.7,DB名) G06F 11/00 G06F 9/06 G06F 12/14 G06K 17/00 A63F 7/02
Claims (1)
- 【請求項1】 プログラム記憶素子に記憶されているプ
ログラムを所定手順にて読み出し、そのプログラムに従
って機器の動作を制御する制御用コンピュータを有し、
該制御用コンピュータの動作中、該プログラム記憶素子
が正規品であるか否かを、該制御用コンピュータとは独
立に判断する制御装置であって、 前記制御用コンピュータが前記プログラム記憶素子との
データのやりとりを行なうためにバスを占有していない
バス非占有状態を検出するバス非占有状態検出手段と、 該バス非占有状態を検出したとき、前記バスを用いて前
記プログラム記憶素子に記憶された内容を読み出す読出
手段と、 前記読出手段により読み出された内容に基づいて、前記
プログラム記憶素子が正規品であるか否かを判断する記
憶素子判断手段と、 前記記憶素子判断手段により該プログラム記憶素子が正
規品でないと判断されたとき、前記制御用コンピュータ
の通常の動作を禁止する動作禁止手段とを備える制御装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14155293A JP3343998B2 (ja) | 1993-05-19 | 1993-05-19 | 制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14155293A JP3343998B2 (ja) | 1993-05-19 | 1993-05-19 | 制御装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001033621A Division JP3501129B2 (ja) | 2001-02-09 | 2001-02-09 | 制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06332731A JPH06332731A (ja) | 1994-12-02 |
JP3343998B2 true JP3343998B2 (ja) | 2002-11-11 |
Family
ID=15294624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14155293A Expired - Fee Related JP3343998B2 (ja) | 1993-05-19 | 1993-05-19 | 制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3343998B2 (ja) |
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JP4616548B2 (ja) * | 2003-09-30 | 2011-01-19 | 株式会社三共 | 遊技機 |
JP2005103068A (ja) * | 2003-09-30 | 2005-04-21 | Sankyo Kk | 遊技機 |
JP4537908B2 (ja) * | 2005-03-29 | 2010-09-08 | 株式会社東芝 | プロセッサ、メモリ、コンピュータシステムおよびシステムlsi |
JP4568196B2 (ja) | 2005-09-01 | 2010-10-27 | 株式会社東芝 | プロセッサ、コンピュータシステムおよび認証方法 |
JP5362961B2 (ja) * | 2007-03-27 | 2013-12-11 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
JP4744575B2 (ja) * | 2008-09-08 | 2011-08-10 | 株式会社ソフイア | 遊技機 |
JP2009061345A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
JP4744591B2 (ja) * | 2008-12-26 | 2011-08-10 | 株式会社ソフイア | 遊技機 |
JP2009061347A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
JP2009061348A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
JP2009061344A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
JP4970497B2 (ja) * | 2009-06-09 | 2012-07-04 | 株式会社藤商事 | 遊技機 |
JP4937365B2 (ja) * | 2010-02-22 | 2012-05-23 | 株式会社東芝 | プロセッサ、コンピュータシステムおよび認証方法 |
JP6466859B2 (ja) * | 2016-01-08 | 2019-02-06 | 株式会社オリンピア | 遊技機 |
JP6298477B2 (ja) * | 2016-01-08 | 2018-03-20 | 株式会社オリンピア | 遊技機 |
JP6298478B2 (ja) * | 2016-01-08 | 2018-03-20 | 株式会社オリンピア | 遊技機 |
JP6546643B2 (ja) * | 2017-12-05 | 2019-07-17 | 株式会社オリンピア | 遊技機 |
JP6450955B2 (ja) * | 2017-12-05 | 2019-01-16 | 株式会社オリンピア | 遊技機 |
JP6543322B2 (ja) * | 2017-12-05 | 2019-07-10 | 株式会社オリンピア | 遊技機 |
-
1993
- 1993-05-19 JP JP14155293A patent/JP3343998B2/ja not_active Expired - Fee Related
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---|---|
JPH06332731A (ja) | 1994-12-02 |
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