JP3500662B2

JP3500662B2 - 制御装置

Info

Publication number: JP3500662B2
Application number: JP18065293A
Authority: JP
Inventors: 洋二籠宮
Original assignee: Sanyo Bussan Co Ltd
Current assignee: Sanyo Bussan Co Ltd
Priority date: 1993-06-25
Filing date: 1993-06-25
Publication date: 2004-02-23
Anticipated expiration: 2019-02-23
Also published as: JPH07141153A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御装置に関し、詳し
くは制御用コンピュータの動作中、記憶素子が正規品で
あるか否か判断する制御装置に関する。

【０００２】

【従来の技術】従来、種々の機器をコントロールする制
御装置は、通常、制御規則を記述した制御プログラムを
記憶する記憶素子（例えば、ＰＲＯＭ，マスクＲＯＭ
等）と、この記憶素子から所定の順序で制御プログラム
を読み出して実行する制御用コンピュータとを中心とし
た論理回路にて構成されている。したがって、予め記憶
素子に所定の制御プログラムを記憶させておけば、この
制御装置を内蔵する機器は、制御プログラムの記述によ
り一定の制御手順にて制御される。

【０００３】このように構成された制御装置は、記憶素
子に記憶させる制御プログラムを変更することで、この
制御装置を内蔵する機器の制御手順を容易に変更するこ
とを可能とし、システムの柔軟性を高め、システムの開
発負荷を軽減している。

【０００４】

【発明が解決しようとする課題】しかしながら、こうし
た制御装置は、その特徴であるシステムの柔軟性が高い
故に、制御プログラムの改変が容易になされるという問
題があった。制御プログラムの改変は、防犯システムな
どセキュリティに関するものでは安易になされてはなら
ないし、また、制御内容に対して法律などによる規制等
がある場合には、制御プログラムの改変は不正となる。
したがって、こうした制御プログラムの改変について
は、これを十分に防止する必要があるが、記憶素子を取
り替えるといった人為的、組織的な不正行為に対しては
十分な防止策を施すのは困難であった。

【０００５】このような問題に対して出願人は、制御プ
ログラムに従った機器制御を実行する前に記憶素子が正
規品であるか否かを識別する構成を、先に別途出願して
いる（特願平４−１６８４８７）。本発明の制御装置
は、上述した問題に対して、人為的、組織的な不正を防
止し、さらに高い信頼性を得ることを目的として、次の
構成を採った。

【０００６】

【課題を解決するための手段】本発明の制御装置は、記
憶素子に記憶されているプログラムを所定手順にて読み
出し、そのプログラムに従って機器の動作を制御する制
御用コンピュータを有し、該制御用コンピュータの動作
中、該記憶素子が正規品であるか否かを判断する制御装
置であって、前記制御用コンピュータと前記記憶素子と
を接続するバスを介した前記記憶素子へのアクセスのア
ドレスとデータとを記憶するデータ記憶手段と、前記制
御用コンピュータが前記記憶素子とのデータのやりとり
を行なうために前記バスを占有していないバス非占有状
態を検出するバス非占有状態検出手段と、該バス非占有
状態を検出したとき、前記バスを用い、前記データ記憶
手段により記憶された前記アドレスに基づいて、前記記
憶素子に記憶されたデータを読み出す読出手段と、前記
データ記憶手段に記憶された前記記憶素子の前記アドレ
スに対応したデータと、前記読出手段により所定のイン
ターバルをおいて読み出された同じアドレスのデータと
を比較して、前記記憶素子が正規品であるか否かを判断
する記憶素子判断手段と、前記記憶素子判断手段により
該記憶素子が正規品でないと判断されたとき、前記制御
用コンピュータの通常の動作を禁止する動作禁止手段と
を備えたことを要旨とする。

【０００７】

【作用】以上のように構成された本発明の制御装置は、
バス非占有状態検出手段が制御用コンピュータによるバ
スの非占有状態を検出したとき、前記バスを用いて、デ
ータ記憶手段により記憶した記憶素子へのアクセスに基
づいて、読出手段が記憶素子から所定のインターバルお
いて読み出された同じアドレスのデータを読み出す。こ
の読み出された同じアドレスのデータに基づいて記憶素
子判断手段が記憶素子が正規品であるか否かを判断し、
記憶素子が正規品でないと判断すると、動作禁止手段が
制御用コンピュータの通常の動作を禁止する。

【０００８】

【実施例】以上説明した本発明の構成・作用を一層明ら
かにするために、以下本発明の制御装置の好適な実施例
について説明する。図１は、本発明の一実施例としての
制御装置を搭載するパチンコ機の制御系の要部を示す概
略構成図である。

【０００９】図示するように、パチンコ機制御装置１
は、ワンチップマイクロコンピュータ２と、記憶素子で
あるＲＯＭ３０と、ワンチップマイクロコンピュータ２
に外付けされる発振用クリスタル６０と、回路全体に安
定化された電源を供給する電源回路７０と、ドライバ４
０および波形整形回路５０から構成されており、ワンチ
ップマイクロコンピュータ２とＲＯＭ３０とは、コント
ロールバスＣＢ，アドレスバスＡＢおよびデータバスＤ
Ｂにより接続されている。ワンチップマイクロコンピュ
ータ２は、パチンコ機を制御するＣＰＵ１０と、ＲＯＭ
３０が正規品か否かをチェックするＣＰＵ２０およびコ
ントロール信号制御回路２１を中心とした論理回路によ
り構成されている。

【００１０】ＣＰＵ１０は、「Ｚ８０」系の８ビットマ
イクロコンピュータで、信号ＭＲＥＱ＼，ＲＤ＼，Ｍ１
＼等のコントロールポートを有するコントロールバス制
御回路１０ａ、アドレスポートを有するアドレスバス制
御回路１０ｂ、データポートを有するデータバス制御回
路１０ｃを備えている。ここで、信号名の後に付した
「＼」は、そのポートがローアクティブであることを意
味している。

【００１１】ＣＰＵ１０のコントロールポートおよびア
ドレスポートは、バスドライバ１６を介してコントロー
ルバスＣＢおよびアドレスバスＡＢに接続されており、
データポートは、データバスＤＢに接続されている。各
種バスＣＢ，ＡＢ，ＤＢは、必要なデータを一時的に記
憶するＲＡＭ１２および入出力インタフェース回路（以
下、Ｉ／Ｏという）１４に接続されている。また、ＣＰ
Ｕ１０のコントロールポートは、コントロール信号制御
回路２１にも接続されている。

【００１２】コントロール信号制御回路２１は、ＣＰＵ
１０の命令フェッチサイクルの最初のサイクル（以下
「Ｍ１サイクル」と記載する）である旨を示すための信
号Ｍ１＼や記憶素子へのアクセス要求である旨を示すた
めの信号ＭＲＥＱ＼，リード要求である旨を示すための
信号ＲＤ＼，ダイナミックＲＡＭのリフレッシュを示す
信号ＲＦＳＨ＼等およびＣＰＵ２０の制御信号入出力回
路２０ｃから出力される信号Ｒ１＼等に基づいて信号Ｇ
１，信号Ｇ２，信号ＣＬ１，信号ＣＬ２，信号Ｒ２＼，
信号ＭＲＥＱ２＼および信号ＲＤ２＼などのコントロー
ル信号を生成する論理回路である。

【００１３】コントロール信号制御回路２１は、コント
ロールサブバスＳＢを介してＣＰＵ２０の制御信号入出
力回路２０ｃ，バスドライバ１６，バスドライバ２３，
ラッチ回路２５およびラッチ回路２６と接続されてお
り、信号Ｇ１および信号Ｇ２の出力によりバスドライバ
１６およびバスドライバ２３の出力状態を排他的に制御
し、信号ＣＬ１の出力によりラッチ回路２５のラッチの
タイミングを制御する。また、信号ＣＬ２の出力により
ラッチ回路２６のラッチのタイミングを制御する。ま
た、コントロール信号制御回路２１は、ラッチ回路２５
およびラッチ回路２６にデータをラッチすると、これを
信号Ｒ２＼の出力により、ＣＰＵ２０に知らせる。この
他、コントロール信号制御回路２１は、コントロールサ
ブバスＳＢおよびバスドライバ２３を介してコントロー
ルバスＣＢに接続されており、信号ＭＲＥＱ２＼および
信号ＲＤ２＼などを、コントロールバスＣＢに、それぞ
れ信号ＭＲＥＱ＼および信号ＲＤ＼などとして出力す
る。

【００１４】コントロール信号制御回路２１で作成され
る各信号の出力は、信号Ｒ１＼がハイレベル（以下
「Ｈ」と記載する）のときには、信号Ｇ２はローレベル
（以下「Ｌ」と記載する）となり、他の信号は「Ｈ」と
なる。ＣＰＵ２０が信号Ｒ１＼を「Ｈ」とするのは、Ｃ
ＰＵ２０が、バスＣＢ等を使用しない場合である。信号
Ｒ１＼が「Ｈ」から「Ｌ」になると、信号Ｒ２＼は、信
号Ｒ１＼が「Ｌ」となった後の最初のＭ１サイクルで信
号Ｍ１＼が「Ｈ」から「Ｌ」となったときにのみ「Ｌ」
となり、信号ＲＦＳＨ＼が「Ｌ」から「Ｈ」となるとき
に「Ｈ」となる信号として出力される。

【００１５】信号Ｒ１＼と信号Ｒ２＼が共に「Ｌ」のと
きには、各信号は次のようになる。信号Ｇ１は、信号Ｒ
ＦＳＨ＼と同じ出力を示す信号として出力される。信号
Ｇ２は、信号ＲＦＳＨ＼が「Ｌ」となるときからわずか
に遅れて「Ｈ」となり、信号ＲＦＳＨ＼が「Ｈ」となる
ときよりわずかに早く「Ｌ」となる信号として出力され
る。信号ＣＬ２は、信号ＭＲＥＱ＼と信号ＲＤ＼とのい
ずれもが「Ｌ」となったときに「Ｌ」となり、信号ＲＤ
＼が「Ｌ」から「Ｈ」となったときに「Ｈ」となる信号
として出力される。信号ＣＬ１，信号ＭＲＥＱ２＼およ
び信号ＲＤ２＼は、信号Ｇ２が「Ｈ」となるときに
「Ｌ」となり、信号Ｇ２が「Ｌ」となるときに「Ｈ」と
なる信号として出力される。

【００１６】ここで、信号Ｒ２＼は、信号Ｒ１＼が
「Ｌ」となったあとの最初のＭ１サイクルにおいてのみ
１回「Ｌ」となるので、上記各信号も信号Ｒ１＼が
「Ｌ」となったあとの最初のＭ１サイクルにおいてのみ
１回上述の信号を出力する。

【００１７】バスドライバ１６は、トライステートバッ
ファにより構成されており、コントロール信号制御回路
２１から出力される信号Ｇ１が「Ｈ」のときには、ＣＰ
Ｕ１０の各ポートからの出力を有効とし、ＣＰＵ１０
は、ＲＯＭ３０，ＲＡＭ１２およびＩ／Ｏ１４にコント
ロールバスＣＢを介して各種制御信号を発し、アドレス
バスＡＢを介してアドレス指定することができる。逆
に、信号Ｇ１が「Ｌ」のときには、バスドライバ１６の
出力はハイインピーダンス状態となり、ＣＰＵ１０とバ
スＣＢ，ＡＢとが接続されていない状態となる。

【００１８】ＲＡＭ１２へのデータの一時記憶は、ＣＰ
Ｕ１０が、バスドライバ１６を介してアドレスバスＡＢ
にデータを記憶すべきアドレスを出力し、信号ＭＲＥＱ
＼を「Ｌ」とし、データバスＤＢから記憶すべきデータ
を出力し、記憶すべきデータがデータバスＤＢに出力さ
れていることを示す信号ＷＲ＼を「Ｌ」とすると、ＲＡ
Ｍ１２がデータバスＤＢからデータを取り込むことによ
り行なわれる。また、ＣＰＵ１０が、ＲＡＭ１２に記憶
させたデータが必要となったときには、バスドライバ１
６を介して読み込むべきデータを記憶したアドレスをア
ドレスバスＡＢから出力し、信号ＭＲＥＱ＼を「Ｌ」と
し、信号ＲＤ＼を「Ｌ」とすることにより、ＲＡＭ１２
の指定アドレスからデータバスＤＢに出力されるデータ
を読み込む。

【００１９】Ｉ／Ｏ１４は、バスＣＢ，ＡＢ，ＤＢと接
続されてＣＰＵ１０を中心とした論理回路に組み込まれ
ると共にパチンコ機に備えられる電装機器、例えば、本
体入賞スイッチ５２，デジタルスタートスイッチ５１等
に接続された波形整形回路５０や、パチンコ機本体の当
りランプ４３，センター役物のデジタル部分でＬＥＤの
集合である表示装置４２，大入賞口を開口させるソレノ
イド４１に接続されたドライバ４０等に接続されてい
る。

【００２０】ＣＰＵ１０を中心とした以上の構成に付加
して、ＲＯＭ３０が正規品か否かを判定する論理回路が
ＣＰＵ２０を中心として設けられている。ＣＰＵ２０
は、その内部にＲＯＭ２０ａおよびＲＡＭ２０ｂを内蔵
しており、後述するチェックプログラムがその内部ＲＯ
Ｍ２０ａに不揮発的に焼き付けられている。また、ＣＰ
Ｕ２０は、制御信号の入出力ポートを有する制御信号入
出力回路２０ｃと、Ｐ０〜Ｐ１５の出力ポートを有する
アドレスデータ出力回路２０ｄ、Ｑ０〜Ｑ７の入力ポー
トを有するデータ入力回路２０ｅ、Ｂ０〜Ｂ１５の入力
ポートを有するアドレスデータ入力回路２０ｆ、Ｃ０〜
Ｃ７の入力ポートを有するデータ入力回路２０ｇ、ＣＰ
Ｕ２０の出力端子であるＰ１６＼および割込信号を入力
する入力端子ＩＮＴ＼を備えている。

【００２１】ＣＰＵ２０の制御信号入出力回路２０ｃ
は、コントロールサブバスＳＢを介してコントロール信
号制御回路２１に接続されており、信号Ｒ１＼等の制御
信号を出力し、コントロール信号制御回路２１から信号
Ｒ２＼等の制御信号を入力する。信号Ｒ１＼は、ＣＰＵ
２０がアドレスデータ出力回路２０ｄからアドレスバス
ＡＢに所定アドレスを出力し、データバスＤＢからＲＯ
Ｍ３０の所定アドレスのデータを入力するときに各種バ
スを占有するためにプログラムにより出力される信号で
ある。すなわち、ＣＰＵ２０は、ＣＰＵ２０がアドレス
データ出力回路２０ｄのポートＰ０〜Ｐ１５に所定アド
レスデータをセットした後に信号Ｒ１＼を「Ｌ」とし、
その後、コントロール信号制御回路２１からの割込信号
Ｒ２＼を受けたとき、所定の割込プログラム（後述）を
実行し、信号Ｒ１＼を「Ｈ」とした後にラッチ回路２５
およびラッチ回路２６からデータを読み込む。

【００２２】ＣＰＵ２０のアドレスデータ出力回路２０
ｄは、バスドライバ２３を介してアドレスバスＡＢに接
続されており、内部ＲＯＭ２０ａに記憶されたプログラ
ムに従い、所定のアドレスデータを出力ポートＰ０〜Ｐ
１５にセットして、そのデータを出力する。アドレスデ
ータ出力回路２０ｄとアドレスバスＡＢとの間に介在す
るバスドライバ２３は、バスドライバ１６と同様にトラ
イステートバッファにより構成されており、コントロー
ル信号制御回路２１から出力される信号Ｇ２が「Ｈ」の
ときには、出力ポートＰ０〜Ｐ１５からアドレスバスＡ
Ｂへの出力を有効とし、信号Ｇ２が「Ｌ」のときには、
ハイインピーダンス状態として、出力ポートＰ０〜Ｐ１
５とアドレスバスＡＢとが接続されていない状態とす
る。

【００２３】したがって、コントロール信号制御回路２
１から出力される信号Ｇ２を「Ｌ」とすることによりバ
スドライバ２３の出力をハイインピーダンス状態とし、
信号Ｇ１を「Ｈ」とすることによりバスドライバ１６を
介してＣＰＵ１０のコントロールバス制御回路１０ａお
よびアドレスバス制御回路１０ｂとコントロールバスＣ
ＢおよびアドレスバスＡＢとの接続を有効とする。逆
に、信号Ｇ１を「Ｌ」とすることによりバスドライバ１
６の出力をハイインピーダンス状態とし、信号Ｇ２を
「Ｈ」とすることによりバスドライバ２３を介してＣＰ
Ｕ２０の出力ポートＰ０〜Ｐ１５およびコントロール信
号制御回路２１とアドレスバスＡＢおよびコントロール
バスＣＢとの接続を有効とする。

【００２４】データ入力回路２０ｅの入力ポートＱ０〜
Ｑ７には、ラッチ回路２５を介してデータバスＤＢが接
続されている。ラッチ回路２５のＣＬＫ端子は、コント
ロールサブバスＳＢを介してコントロール信号制御回路
２１に接続されており、コントロール信号制御回路２１
から出力される信号ＣＬ１「Ｌ」から「Ｈ」になるとき
にデータバスＤＢに出力されているデータをラッチし、
次に信号ＣＬ１が「Ｈ」から「Ｌ」になるときまでその
データを保持する。

【００２５】アドレスデータ入力回路２０ｆの入力ポー
トＢ０〜Ｂ１５およびデータ入力回路２０ｇの入力ポー
トＣ０〜Ｃ７には、ラッチ回路２６を介してアドレスバ
スＡＢおよびデータバスＤＢが接続されている。ラッチ
回路２６のＣＬＫ端子は、コントロールサブバスＳＢを
介してコントロール信号制御回路２１に接続されてお
り、コントロール信号制御回路２１から出力される信号
ＣＬ２が「Ｌ」から「Ｈ」になるときにアドレスバスＡ
ＢおよびデータバスＤＢに出力されているデータをラッ
チし、次に信号ＣＬ２が「Ｈ」から「Ｌ」になるときま
でそのデータを保持する。

【００２６】ＣＰＵ２０の出力ポートＰ１６＼は、パチ
ンコ機制御装置１の外部からの信号線と共にＯＲ回路２
７を介してＣＰＵ１０のポートＲＥＳＥＴ＼に接続され
ており、ＣＰＵ２０が信号Ｐ１６＼を「Ｌ」とすること
によりＣＰＵ１０をリセット状態とする。

【００２７】ＣＰＵ２０の入力ポートＩＮＴ＼は、割込
信号発生回路２８に接続されている。この割込信号発生
回路２８は、割込信号をランダムに発生する論理回路で
ある。割込信号を入力ポートＩＮＴ＼に入力すると、Ｃ
ＰＵ２０は、予め定めたシーケンスにより割込処理を起
動し、後述するチェックプログラムを実行する。割込信
号の発生頻度は、ＣＰＵ２０がＲＯＭ３０のチェックを
行なう頻度やチェックプログラムによるチェックに必要
なＲＯＭ３０へのデータ読み込み回数などにより決めら
れる。本実施例では、４秒から８秒の間に１回発生する
よう設定されている。本実施例では、割込信号はランダ
ムに発生する構成としたが、一定周期に割込信号が発生
する構成でも差し支えない。

【００２８】なお、ＲＯＭ３０は、ＣＰＵ１０の実行す
る制御プログラムやそのプログラムの実行に必要な各種
データを不揮発的に記憶する記憶素子であり、パチンコ
機制御装置１として実行すべき遊技ルールに基づく制御
プログラムなどの情報が記憶されている。

【００２９】次に、ＣＰＵ２０が、バスＣＢ等を占有し
てＲＯＭ３０のデータを読み込むために制御信号入出力
回路２０ｃからコントロール信号制御回路２１へ出力す
る信号Ｒ１＼を「Ｌ」としたときの動作について、図２
を用いて説明する。図２は、ＣＰＵ１０の命令フェッチ
サイクルとＣＰＵ２０などの動作のタイミングを示す説
明図である。図２に示すように、「Ｚ８０」系のＣＰＵ
１０は、クロックΦに同期しつつ命令フェッチサイクル
の最初のサイクルである旨を示すために信号Ｍ１＼を
「Ｌ」とし、これに少し遅れて信号ＭＲＥＱ＼と信号Ｒ
Ｄ＼とを「Ｌ」とする。また、記憶素子のアクセス時間
が遅いものであってもデータの読み込みに支障を来たさ
ないように、記憶素子が信号ＷＡＩＴ＼をクロックΦの
Ｔ２ステートでの立ち下がり時点で「Ｈ」を出力しない
場合には待ちサイクルを設け、データの読み込みのタイ
ミングを遅延させる機能を有している。なお、本実施例
では、待ちサイクルは使用できない。

【００３０】したがって、ＣＰＵ１０による現実の命令
フェッチは、上記各信号により判断される一定の条件が
整ったときに実行され、そのときのアドレスバスＡＢに
より指定されるアドレスＡ１に記憶されており、データ
バスＤＢに出力されているデータＤＡ１が命令として取
り込まれる。公知のように、このようにして取り込まれ
た命令はＣＰＵ１０内の命令レジスタに格納され、次の
実行サイクルでのＣＰＵ１０の動作が決定される。な
お、本実施例では、実行プログラムは予めＲＯＭ３０上
に用意されているので、この命令フェッチサイクルで
は、ＣＰＵ１０は、ＲＯＭ３０に記載されたデータのみ
を取り込み、ＲＡＭ１２やＩ／Ｏ１４等からデータを取
り込むことはない。

【００３１】一方、ＣＰＵ２０は、内部ＲＯＭ２０ａに
記憶されたプログラムに従い、所定のアドレスデータＡ
２を出力ポートＰ０〜Ｐ１５にセットし、信号Ｒ１＼を
「Ｌ」とする。ＣＰＵ２０が信号Ｒ１＼を「Ｌ」と出力
した後の最初のＭ１サイクルにおいて、ＣＰＵ１０の信
号Ｍ１＼が「Ｌ」となると、コントロール信号制御回路
２１は、この信号に基づいて信号Ｒ２＼を「Ｌ」とす
る。その後、コントロール信号制御回路２１は、ＣＰＵ
１０の信号ＭＲＥＱ＼および信号ＲＤ＼が「Ｌ」となる
と、信号ＣＬ２を「Ｌ」とし、信号ＲＤ＼が「Ｈ」とな
ると、信号ＣＬ２を「Ｈ」とする。この信号ＣＬ２の動
作により、ラッチ回路２６は、信号ＣＬ２が「Ｌ」から
「Ｈ」となるときにアドレスバスＡＢおよびデータバス
ＤＢに出力されているデータをラッチする。すなわち、
ラッチ回路２６は、ＣＰＵ２０が指定したタイミングに
おいて、ＣＰＵ１０が指定するＲＯＭ３０のアドレスＡ
１と、ＲＯＭ３０のそのアドレスに記述されたデータＤ
Ａ１とをラッチすることになる。

【００３２】ＣＰＵ１０の命令フェッチサイクルのＴ３
およびＴ４ステートでは、ダイナミックＲＡＭのリフレ
ッシュをするために信号ＲＦＳＨ＼が「Ｌ」となる。
「Ｚ８０」系のＣＰＵ１０では、信号ＲＦＳＨ＼が
「Ｌ」となるとアドレスポートのＡ０〜Ａ１５のうち下
位８ビットにリフレッシュ信号が出力される。

【００３３】ＣＰＵ２０が信号Ｒ１＼を「Ｌ」とした後
に、ＣＰＵ１０の信号ＲＦＳＨ＼が「Ｌ」となったとき
には、アドレスデータＡ２が出力ポートＰ０〜Ｐ１５か
ら出力されている。信号Ｒ２＼が「Ｌ」で、信号ＲＦＳ
Ｈ＼が「Ｌ」となると、この信号に基づいてコントロー
ル信号制御回路２１が信号Ｇ１を「Ｌ」とし、さらに、
これにわずかに遅れて信号Ｇ２を「Ｈ」とする。バスド
ライバ１６は、信号Ｇ１が「Ｌ」となることにより、そ
の出力をハイインピーダンス状態とし、バスドライバ２
３は、信号Ｇ２が「Ｈ」となることで、ＣＰＵ２０の出
力ポートＰ０〜Ｐ１５とアドレスバスＡＢとの接続およ
びコントロールサブバスＳＢとコントロールバスＣＢと
の接続を有効とする。したがって、アドレスバスＡＢに
は、ＣＰＵ１０のアドレスポートからのリフレッシュ信
号は出力されない。

【００３４】また、コントロールバスＣＢには、コント
ロール信号制御回路２１から信号ＭＲＥＱ２＼および信
号ＲＤ２＼がコントロールサブバスＳＢおよびバスドラ
イバ２３を介して信号ＭＲＥＱ＼および信号ＲＤ＼とし
て出力される。この時、アドレスバスＡＢには、予めＣ
ＰＵ２０が出力ポートＰ０〜Ｐ１５にセットしておいた
アドレスデータＡ２が出力される。この出力により、Ｒ
ＯＭ３０は、指定されたアドレスＡ２に格納されたデー
タＤＡ２をデータバスＤＢに出力する。このデータＤＡ
２は、ラッチ回路２５のＣＬＫ端子に信号ＣＬ１が入力
されることによりラッチ回路２５にラッチされ、ＣＰＵ
２０の入力ポートＱ０〜Ｑ７へ出力される。

【００３５】その後、信号ＲＦＳＨ＼が「Ｈ」となる
と、コントロール信号制御回路２１は、信号Ｒ２＼を
「Ｈ」とする。ＣＰＵ２０は、この信号Ｒ２＼を受け
て、ラッチ回路２６にラッチされたデータＡ１およびＤ
Ａ１をアドレスデータ入力回路２０ｆおよびデータ入力
回路２０ｇから、ラッチ回路２５にラッチされたデータ
ＤＡ２をデータ入力回路２０ｅから取り込むことができ
る。

【００３６】以上の動作のうち、バスドライバ２３から
アドレスバスＡＢにアドレスデータＡ２が出力され、こ
のデータＡ２の出力に伴い、ＲＯＭ３０から出力される
データＤＡ２をラッチ回路２５でラッチするまでの動作
は、ＣＰＵ１０の一回のリフレッシュ時間内で行なわれ
る。このように、ＣＰＵ１０のリフレッシュ時間に各種
バスＣＢ，ＡＢ，ＤＢを用いてデータＤＡ２をラッチす
るので、ＣＰＵ１０の動作に支障をきたすことはない。
なお、本実施例のパチンコ機制御装置１では、ダイナミ
ックＲＡＭを有しないので、リフレッシュ信号がアドレ
スバスＡＢに出力されなくとも何等差し支えない。ま
た、本実施例では、ＣＰＵ１０，ＣＰＵ２０およびコン
トロール信号制御回路２１と個別の論理回路により構成
したが、ＣＰＵ１０にコントロール信号制御回路２１と
同一の機能を組み込んだ構成、ＣＰＵ２０にコントロー
ル信号制御回路２１と同一の機能を組み込んだ構成も可
能である。さらに、実施例ではＣＰＵ１０とＣＰＵ２０
とは同程度の処理速度を有する構成としたが、ＣＰＵ２
０の処理速度がＣＰＵ１０の処理速度に比較して遅い構
成でもよい。

【００３７】以上のように構成されたパチンコ機制御装
置１は、次のように動作する。パチンコ機制御装置１の
電源回路がオンされると、ワンチップマイクロコンピュ
ータ２のＣＰＵ１０は電力の供給を受け、所定の手順に
従ってＲＯＭ３０に記憶された制御プログラムを順次読
み出してはそのプログラムに記述された命令を実行す
る。この制御プログラムに基づいたＣＰＵ１０の処理に
より、パチンコ機は、制御プログラムに記述された遊技
ルールに従って動作し、制御プログラムに記述された遊
技が可能となる。

【００３８】このようにＣＰＵ１０の処理によりパチン
コ機が制御されているとき、ＣＰＵ２０は、ＲＯＭ３０
の不正をチェックする２種類のチェックプログラムを実
行している。第１のチェックプログラムは、割込信号発
生回路２８からの信号がＩＮＴ＼に入力される毎に実行
される図３および図４のフローチャートに示すチェック
プログラムであり、不正な制御プログラムへの切り換え
をチェックするものである。第２のチェックプログラム
は、所定時間毎に実行される図６および図７のフローチ
ャートに示すチェックプログラムであり、ＲＯＭの不正
な交換をチェックするものである。これらのプログラム
は、ＣＰＵ２０の内部ＲＯＭ２０ａに焼き付けられてい
る。まず、第１のチェックプログラムについて図３およ
び図４を用いて説明する。

【００３９】ＣＰＵ２０に割込信号ＩＮＴ＼が入力され
ると、ＣＰＵ２０は、まず、割込処理実行フラグＦＩＮ
Ｔに値１を代入する（ステップＳ１００）。ここで、割
込処理実行フラグＦＩＮＴは、本割込処理を実施してい
ることを宣言するフラグで、割込処理を実施していると
きには値１が代入され、割込処理を実施していないとき
には値０が代入される。

【００４０】次に、ＣＰＵ２０は、内部ＲＡＭ２０ｂの
所定アドレスからカウンタＣを読み込む（ステップＳ１
０５）。このカウンタＣは、パチンコ機制御装置１に電
源が投入されたときには値０に初期化され、このチェッ
クプログラムが実行される毎にインクリメントされるカ
ウンタである。次に、内部ＲＡＭ２０ｂのデータ格納領
域のアドレスＡＤ１，ＡＤ２をカウンタＣに基づいて定
める（ステップＳ１１０）。内部ＲＡＭ２０ｂの一例を
図５に示す。図示するように、アドレスＡＤ１は、カウ
ンタＣの値に応じて定められ、アドレスＡＤ２は、カウ
ンタＣを値１増加した値に応じて定められる。なお、カ
ウンタＣが値１００のときには、アドレスＡＤ２は、カ
ウンタＣを値０とし、これに応じて定められる。

【００４１】続いて、アドレスＡＤ２に格納されている
アドレスデータＤ３をアドレスデータ出力回路２０ｄの
ポートＰ０〜Ｐ１５にセットし（ステップＳ１２０）、
信号Ｒ１＼を「Ｌ」として（ステップＳ１３０）、本ル
ーチンを終了する。ここで、このチェックプログラムが
１０１回駆動されるまでは、アドレスデータ出力回路２
０ｄにセットされるアドレスデータは、図示しない初期
化ルーチンにより設定された所定アドレスデータであ
る。この所定アドレスデータは、ＲＯＭ３０に割り当て
られたアドレス領域内のアドレスであれば何でもかまわ
ない。この所定アドレスデータは、ＲＯＭ３０のチェッ
クに用いられるものでなく、本チェックプログラムの動
作を確保するために用いられるものだからである。すな
わち、本ルーチンが１０１回駆動されるまでは、後述す
る図４に示すプログラムのステップＳ１８０およびＳ１
９０によるＲＯＭ３０のチェックは行なわないが、本ル
ーチンのステップＳ１２０の動作を確保する必要がある
からである。実施例では、チェックプログラムが１０１
回駆動されるまでは所定アドレスデータをアドレスデー
タ出力回路２０ｄにセットしたが、チェックプログラム
が１０１回駆動されるまでは、アドレスデータをアドレ
スデータ出力回路２０ｄにセットしない構成とすること
も好適である。

【００４２】信号Ｒ１＼を「Ｌ」とすると、ＣＰＵ１０
の次のＭ１サイクルで、コントロール信号制御回路２１
は前述した動作により各信号を出力する。この結果、Ｃ
ＰＵ１０が指定したＲＯＭ３０のアドレスデータＤ１
と、ＲＯＭ３０のアドレスＤ１に記述されたデータＤ２
とが、ラッチ回路２６にラッチされる。また、このＭ１
サイクルのリフレッシュ時には、ＣＰＵ２０のアドレス
データ出力回路２０ｄから指定したＲＯＭ３０のアドレ
スＤ３に記述されたデータＤ５が、ラッチ回路２５にラ
ッチされる。その後、コントロール信号制御回路２１
は、信号Ｒ２＼を「Ｈ」とする。

【００４３】この信号Ｒ２＼が「Ｈ」となり、ＣＰＵ２
０に割込信号として入力されると、ＣＰＵ２０は、図４
のフローチャートに示すプログラムを実行する。このプ
ログラムでは、ＣＰＵ２０は、まず、信号Ｒ１＼を
「Ｈ」とし（ステップＳ１４０）、ラッチ回路２６にラ
ッチされたアドレスデータＤ１およびデータＤ２と、ラ
ッチ回路２５にラッチされたデータＤ５を読み込む（ス
テップＳ１５０）。読み込まれたデータＤ１，Ｄ２は、
内部ＲＡＭ２０ｂのアドレスＡＤ１に格納される（ステ
ップＳ１６０）。ここで、読み込んだアドレスデータＤ
１は、ＣＰＵ１０が、命令フェッチサイクルでアドレス
指定したアドレスデータであるので、ＲＯＭ３０に割り
当てられたアドレス領域内のアドレスである。特に、こ
のアドレス領域内のアドレスであることを判定する必要
があるときには、読み込んだアドレスデータＤ１がＲＯ
Ｍ３０に割り当てられたアドレス領域内であるかを判定
する手法を採ることも可能である。この手法を採るとっ
たときに、アドレスデータＤ１が、ＲＯＭ３０に割り当
てられたアドレス領域内のアドレスでないときには、Ｒ
ＯＭ３０を正規品でないと判定し、後述の対応をとるこ
とも可能である。

【００４４】続いて、判定実施フラグＦの値を調べる
（ステップＳ１７０）。判定実施フラグＦは、ＲＯＭ３
０のチェックを実施するか否かを判定するフラグで、パ
チンコ機制御装置１に電源が投入されたときには初期値
として値０が代入され、このチェックプログラムが１０
１回実施されてカウンタＣが値１００となったときに値
１が代入される。その後、判定実施フラグＦは値１を保
持する。

【００４５】このチェックプログラムが１０１回実施さ
れて、判定実施フラグＦに値１が代入されるまでは（判
定実施フラグＦが値０のとき）、ＲＯＭ３０のチェック
を実施せず、カウンタＣの値を調べる（ステップＳ２０
０）。カウンタＣが値１００のときには、カウンタＣに
値０を代入し（ステップＳ２１０）、判定実施フラグＦ
に値１を代入する（ステップＳ２２０）。カウンタＣが
値１００でないときには、カウンタＣをインクリメント
する（ステップＳ２３０）。その後、カウンタＣを所定
アドレスに格納し（ステップＳ２４０）、割込処理実行
フラグＦＩＮＴに値０を代入して（ステップＳ２４
５）、本ルーチンを終了し、次の割込処理を待つ。

【００４６】判定実施フラグＦが値１のときには、アド
レスＡＤ２に格納されているデータＤ４を読み込み（ス
テップＳ１８０）、このデータＤ４とラッチ回路２５か
ら読み込んだデータＤ５とを比較する（ステップＳ１９
０）。データＤ４は、このチェックプログラムが１００
回前に実施されたときに、ＣＰＵ１０がＲＯＭ３０のア
ドレスＤ３から読み込んだデータであり、データＤ５
は、ＣＰＵ２０がＲＯＭ３０のアドレスＤ３を指定して
ＲＯＭ３０から読み込んだデータである。したがって、
チェックプログラムが１００回実施される間にＲＯＭ３
０に記憶された内容の変更がない限り、データＤ４とデ
ータＤ５は同じ値を示す。データＤ４とデータＤ５が同
じ値を示すときには、ＲＯＭ３０は正規品であると判断
してステップＳ２００以降の処理を実行し、次の割込処
理を待つ。

【００４７】一方、データＤ４とデータＤ５とが同じ値
を示さないときには、ＲＯＭ３０が途中で不正なＲＯＭ
に切り替えられたと判断し、信号Ｐ１６＼を「Ｌ」とし
て（ステップＳ２５０）、本ルーチンを終了する。ＣＰ
Ｕ２０が信号Ｐ１６＼を「Ｌ」とすると、この信号Ｐ１
６＼がＯＲ回路２７を介してＣＰＵ１０のポートＲＥＳ
ＥＴ＼に入力され、ＣＰＵ１０は、リセット状態とな
る。

【００４８】本実施例では、カウンタＣを値０から値１
００まで繰り返しインクリメントしたが、カウンタＣの
繰り返す値の範囲はいくらでもよい。この範囲は、ＣＰ
Ｕ１０が取り込んだデータをＣＰＵ２０が読み込み、時
間をおいて同じアドレスのデータを読み込んでＲＯＭ３
０のチェックをする際の待ち時間として設定される値で
あり、割込信号発生回路２８が割込信号を発生する頻度
と関連して自由に定め得るものである。本実施例では、
割込信号発生回路２８による割込信号の発生頻度が平均
６秒に一回であるので、待ち時間は６００秒程度に設定
されている。また、本実施例では、カウンタＣを用いて
ＣＰＵ１０が取り込んだデータを複数個記憶したが、記
憶するデータの数はいくつでもかまわない。特に、記憶
するデータは一個のみで、読み込んでから所定の待ち時
間経過後に再び同じアドレスのデータを読み込んでチェ
ックする構成であっても差し支えない。

【００４９】また、実施例では、ＣＰＵ２０は、データ
バスＤＢからデータを入力する回路としてデータ入力回
路２０ｅとデータ入力回路２０ｇとを備えるが、いずれ
か一方で他方を兼用する構成も好適である。さらに、実
施例では、データＤ４とデータＤ５とが異なった値を示
したときには、直ちにＣＰＵ１０をリセット状態とする
が、データＤ４とデータＤ５とが所定回数異なった値を
示したときにＣＰＵ１０をリセット状態とする構成、デ
ータＤ４とデータＤ５が続けて異なった値を示したとき
にＣＰＵ１０をリセット状態とする構成等も好適であ
る。

【００５０】次に、ＲＯＭ３０をチェックする第２のチ
ェックプログラムについて、図６および図７を用いて説
明する。図６に示すプログラムは、ＲＯＭ３０のチェッ
クに用いるデータを読み込む処理を行なうルーチンであ
り、所定時間毎（例えば、４ｍｓｅｃ毎）に実行され
る。本ルーチンが実行されると、ＣＰＵ２０は、まず、
割込処理実行フラグＦＩＮＴの値を調べる（ステップＳ
３００）。割込処理実行フラグＦＩＮＴが値１のとき
は、割込処理による第１のチェックプログラムが実行中
であり、各種バスＣＢなどを使用できないと判定し、本
ルーチンを終了する。割込処理実行フラグＦＩＮＴが値
０のときには、割込処理によるチェックプログラムは実
施されていない判定し、データ読込完了フラグＦＳＡＭ
の値を調べる（ステップＳ３１０）。データ読込完了フ
ラグＦＳＡＭは、ＲＯＭ３０のチェックに必要なデータ
の読み込みが完了しているか否かを示すフラグであり、
データの読み込みが完了していないときには値０を示
し、データの読み込みが完了しているときには値１を示
す。既に必要なデータの読み込みが完了し、データ読込
完了フラグＦＳＡＭが値１を示しているときには、本ル
ーチンを終了する。

【００５１】データ読込完了フラグＦＳＡＭが値０のと
きには、アドレスデータＡＤＸをインクリメントして
（ステップＳ３１５）、アドレスデータ出力回路２０ｄ
にアドレスデータＡＤＸをセットする（ステップＳ３２
０）。アドレスデータＡＤＸは、パチンコ機制御装置１
が電源ＯＮまたはリセットされたときに実行される初期
化ルーチンにより所定アドレスデータＡＤＳがセットさ
れ、所定アドレスデータＡＤＥとなるまで、このチェッ
クプログラムが実施される毎にインクリメントされるデ
ータである。この所定アドレスデータＡＤＳおよびＡＤ
Ｅは、ＲＯＭ３０に割り当てられたアドレス領域内に設
定されるデータである。したがって、アドレスデータＡ
ＤＸは、ＲＯＭ３０の所定アドレスＡＤＳから所定アド
レスＡＤＥまで順次インクリメントすることになる。

【００５２】アドレスデータＡＤＸをアドレスデータ出
力回路２０ｄにセットすると、前述したのと同様な方法
により、ＲＯＭ３０のアドレスＡＤＸのデータＤ（ＡＤ
Ｘ）を読み込み（ステップＳ３３０）、読み込んだデー
タＤ（ＡＤＸ）を内部ＲＡＭ２０ｂのアドレスデータＡ
ＤＸに対応したアドレスに格納する（ステップＳ３４
０）。内部ＲＡＭ２０ｂのアドレスマップの一部を図８
に示す。図示するように、内部ＲＡＭ２０ｂの所定アド
レスデータＡＤＳに対応したアドレスの次のアドレスか
ら所定アドレスデータＡＤＥに対応したアドレスに、Ｒ
ＯＭ３０のデータが順次格納される。

【００５３】続いて、ＣＰＵ２０は、アドレスデータＡ
ＤＸと所定アドレスデータＡＤＥとを比較する（ステッ
プＳ３５０）。アドレスデータＡＤＸがアドレスデータ
ＡＤＥと異なれば、ＲＯＭ３０のチェックに必要なデー
タの読み込みが完了していないと判定し、本ルーチンを
終了する。アドレスデータＡＤＸが所定アドレスデータ
ＡＤＥと等しければ、ＲＯＭ３０のチェックに必要なデ
ータの読み込みを完了したと判定し、データ読込完了フ
ラグＦＳＡＭに値１を代入して（ステップＳ３７０）、
本ルーチンを終了する。なお、実施例では内部ＲＡＭ２
０ｂにＲＯＭ３０から読み込むデータのすべてを格納す
る領域を有する構成し、説明を分かりやすくしたが、内
部ＲＡＭ２０ｂにＲＯＭ３０から読み込むデータのすべ
てを格納する領域を持たない構成であってもよいのは勿
論である。

【００５４】図７に示すプログラムは、図６に示すプロ
グラムにより読み込まれたデータを用いてＲＯＭ３０が
正規品であるか否かをチェックするプログラムであり、
所定時間毎（例えば、８ｍｓｅｃ毎）に実行される。本
ルーチンが実行されると、ＣＰＵ２０は、まず、アドレ
スデータＡＤＹとアドレスデータＡＤＸとを比較する
（ステップＳ４００）。アドレスデータＡＤＹは、パチ
ンコ機制御装置１が電源ＯＮまたはリセットされたとき
に実施される初期化ルーチンにより所定アドレスデータ
ＡＤＳより値１だけ大きい値が代入され、所定アドレス
データＡＤＥとなるまで、このチェックプログラムが実
施される毎にインクリメントされるデータであり、後述
するように、アドレスデータＡＤＸ以下の値となる変数
である。したがって、アドレスデータＡＤＹがアドレス
データＡＤＸより大きいときには、何等処理を行なうこ
となく本ルーチンを終了する。

【００５５】アドレスデータＡＤＹがアドレスデータＡ
ＤＸ以下のときには、内部ＲＡＭ２０ｂのアドレスデー
タＡＤＹに対応したアドレスに格納されているデータＤ
（ＡＤＹ）を読み込む（ステップＳ４１０）。このデー
タＤ（ＡＤＹ）は、ＲＯＭ３０に記述されたデータを、
図６に示すプログラムにより内部ＲＡＭ２０ｂに格納さ
れたデータである（図８参照）。次に、読み込んだデー
タＤ（ＡＤＹ）を既に計算されている加算値ＰＸに合算
し、新たな加算値ＰＸとする（ステップＳ４２０）。こ
こで、加算値ＰＸは、パチンコ機制御装置１が電源ＯＮ
またはリセットされたときに実行される初期化ルーチン
により値０が代入され、本ルーチンが実行される毎に、
データＤ（ＡＤＹ）が加算されて更新する演算値であ
る。また、加算値ＰＸは、ＲＯＭ３０のチェックに必要
なデータのすべてについて加算された後、ＲＯＭ３０の
判定に用いられる。

【００５６】次に、データ読込完了フラグＦＳＡＭを調
べる（ステップＳ４３０）。データ読込完了フラグＦＳ
ＡＭが値０のときには、図６に示したプログラムにより
ＲＯＭ３０のチェックに必要なデータのすべての読み込
みが完了していないと判定し、アドレスデータＡＤＹを
インクリメントして（ステップＳ４４０）、本ルーチン
を終了する。

【００５７】データ読込完了フラグＦＳＡＭが値１のと
きには、ＲＯＭ３０のチェックに必要なデータのすべて
を読み込み、加算値ＰＸに加算したと判定し、ＲＯＭ３
０の所定アドレスに格納された所定値ＰＸＣを読み込み
（ステップＳ４５０）、読み込んだ所定値ＰＸＣと加算
値ＰＸとを比較する（ステップＳ４６０）。ここで、所
定値ＰＸＣは、ＲＯＭ３０の所定アドレスＡＤＳの次の
アドレスから所定アドレスＡＤＥまでに記述されている
データのすべての加算値である。したがって、加算値Ｐ
Ｘが所定値ＰＸＣと等しいと判断したときには、ＲＯＭ
３０は正規品であると判定し、次のチェックサイクルの
開始に備えて各変数を初期化し（ステップＳ４７０）、
本ルーチンを終了する。各変数の初期化では、データ読
込完了フラグＦＳＡＭには値０、アドレスデータＡＤＸ
には所定アドレスデータＡＤＳ、アドレスデータＡＤＹ
には所定アドレスデータＡＤＳの次のアドレスの値、加
算値ＰＸには値０がそれぞれ代入される。

【００５８】加算値ＰＸが所定値ＰＸＣと異なると判断
したときには、ＲＯＭ３０は正規品でないと判定し、信
号Ｐ１６＼を「Ｌ」として（ステップＳ４８０）、ＣＰ
Ｕ１０をリセット状態とする。

【００５９】ここで、ＲＯＭ３０が正規のものであるか
否かの判断は、ＲＯＭ３０の所定アドレス領域のデータ
を読み込んで加算し、その加算値ＰＸをＲＯＭ３０の所
定アドレスに記述された所定値ＰＸＣと比較して判別す
る手法の他、ＲＯＭ３０に書き込まれているプログラム
コードと相関のある値を内部ＲＯＭ２０ａに書き込んで
おきこれを判別する手法、ＲＯＭ３０の所定アドレスの
値に対する所定の演算結果を予めＲＯＭ３０の特定アド
レスに記述しておき、ＲＯＭ３０の所定アドレスの値を
読み込んで所定の演算をし、その結果を特定アドレスの
値と比較して判別する手法、ＣＰＵ２０の内部ＲＯＭ２
０ａとＲＯＭ３０との双方に予め所定の識別コードを書
き込むものとし、この識別コードの一致を判別する手
法、内部ＲＯＭ２０ａにＲＯＭ３０に記載されたプログ
ラムコードと同じものを予め記録しておき、ＲＯＭ３０
の内容と内部ＲＯＭ２０ａの内容を照合して判別する手
法など、様々な手法を用いることができる。

【００６０】なお、本実施例では、第１チェックプログ
ラムおよび第２チェックプログラムでＲＯＭ３０が不正
であると判断したときには、ＣＰＵ１０をリセットする
構成としたが、ＣＰＵ１０の通常の動作を禁止する手段
であればよいので、割込処理によりＣＰＵ１０が自らの
動作を停止する構成等でもかまわない。また、通常の動
作を停止すればよいので、デモを実行するといった種々
の対応も考えることができる。

【００６１】以上のように構成された本実施例のパチン
コ機制御装置１では、所定時間経過後に同じアドレスの
データを読み込んでＲＯＭ３０が正規品であるか否かを
判断し、不正品と判断したときはＣＰＵ１０をリセット
状態として動作を禁止するので、電源オンから所定時間
経過するまでは、正規なＲＯＭ３０によりパチンコ機制
御装置１を制御し、所定時関経過後に不当なＲＯＭに切
り替えるといった不正を防止することができる。また、
チェックプログラムによりチェックされるＲＯＭ３０の
アドレスが定まっていないので、ＲＯＭ３０の一部のみ
を書き替えた不正ＲＯＭをも検出することができる。も
とより、電源オン直後からＣＰＵ２０で常時実行される
チェックプログラムによりＲＯＭ３０が正規品であるか
否かを繰り返し判断し、不正品と判断したときはＣＰＵ
１０をリセット状態として動作を禁止するので、不正な
ＲＯＭに記載された不当な制御プログラムに基づく処理
を一切行なうことがない。

【００６２】しかも、パチンコ機制御装置１のＲＯＭ３
０を除き主要な論理回路をワンチップとしたので、ＲＯ
Ｍ３０へのデータの読み出し命令がＣＰＵ１０からの命
令であるかＣＰＵ２０からの命令であるかの判断は本質
的に不可能である。したがって、ＣＰＵ１０からのデー
タの読み出し命令のときには不当なプログラムデータを
読み出し、ＣＰＵ２０からのデータの読み出し命令のと
きには正規のプログラムデータを読み出すといった不正
を許すことがない。

【００６３】また、ＣＰＵ２０がチェックプログラムを
実行するタイミングをランダムに発生する割込信号によ
り決定するので、ＣＰＵ２０からＲＯＭ３０への読み出
しを予め察知することはできない。さらに、ＣＰＵ２０
のバスＣＢなどをアクセスする動作は、パチンコ機を制
御するために使用されない時間であるＣＰＵ１０のリフ
レッシュ時のみに行なわれるので、ＣＰＵ１０によるパ
チンコ機の制御に何等支障を来たすこともない。加え
て、本実施例のパチンコ機制御装置１は、電源オン以降
にＲＯＭ３０のチェックのための特別な時間を必要とし
ない。なお、実施例では、ＣＰＵ２０は割込処理にてチ
ェックプログラムを実行する構成としたが、割込処理に
よらず、常時実行する構成も好適である。また、第２チ
ェックプログラムを常時実行し、第１チェックプログラ
ムを割込処理にて実行する構成も好適である。

【００６４】以上本発明の制御装置の一実施例としてパ
チンコ機制御装置１の構成、動作について説明したが、
本発明はこうした実施例に何等限定されるものではな
く、例えば、スロットルマシン等の他の遊技機器の制御
装置として組み込まれる構成、ビルの出入口やオフィス
の出入口，金庫の扉等の施錠管理システム等のように制
御プログラムの信頼性が特に重要視される防犯システム
に組み込まれる構成、制御用コンピュータと記憶素子を
判定する論理回路が異なるチップによる構成など、本発
明の要旨を逸脱しない範囲内において、種々なる態様で
実施し得ることは勿論である。

【００６５】また、リフレッシュ時間を設定しないタイ
プのＣＰＵ、例えば、Ｚ８０系の非標準品や８０系以外
のＣＰＵ等では、バスを使用しないサイクルを有する時
にはその時に、バスを使用しないサイクルを有しない場
合には、ＣＰＵから一時的に、強制的にバスを占有して
チェックすることのできるサイクルを定常的に設ける構
成も好適である。強制的にバスを占有する時間は、数ク
ロックと短い時間とすることができるので、この場合に
は、パチンコ機の制御に支障をきたすことはない。

【００６６】

【発明の効果】以上説明したように本発明の制御装置で
は、制御用コンピュータと記憶素子とのデータのやりと
りに関するデータに基づいて記憶素子が正規品であるか
否かを判断するので、正規な記憶素子と不正な記憶素子
とを所定時間経過後に切り替えて使用するといった人為
的、組織的な不正を有効に防止することができ、高い信
頼性を得ることができる。しかも、制御用コンピュータ
がバスを占有していない状態のときに、バスを用いて記
憶素子が正規品であるか否かの判断をするので、記憶素
子からは制御用コンピュータによる記憶された内容の読
み出しか本発明の制御装置の読出手段による読み出しか
の判断を困難とすることができる。もとより、制御プロ
グラムの不正な書き換えや記憶素子の不正な取り替えな
どの不正も有効に防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例としてのパチンコ機制御装置
のブロック図である。

【図２】ＣＰＵ２０の信号Ｒ１＼が「Ｌ」となったとき
のパチンコ機制御装置１のＣＰＵ１０における命令フェ
ッチサイクルとＣＰＵ２０などの動作のタイミングを示
す説明図である。

【図３】ＣＰＵ２０で割込処理にて実行されるチェック
プログラムのフローチャートである。

【図４】同じく、ＣＰＵ２０で割込処理にて実行される
チェックプログラムのフローチャートである。

【図５】ＣＰＵ２０の内部ＲＡＭ２０ｂのアドレスマッ
プの一部を例示する説明図である。

【図６】ＣＰＵ２０で所定時間毎に実行されるＲＯＭ３
０のチェックに必要なデータを読み込むプログラムのフ
ローチャートである。

【図７】ＣＰＵ２０で所定時間毎に実行されるＲＯＭ３
０のチェックプログラムのフローチャートである。

【図８】ＣＰＵ２０の内部ＲＡＭ２０ｂのアドレスマッ
プの一部を例示する説明図である。

【符号の説明】

１…パチンコ機制御装置２…ワンチップマイクロコンピュータ１０…ＣＰＵ１０ａ…コントロールバス制御回路１０ｂ…アドレスバス制御回路１０ｃ…データバス制御回路１２…ＲＡＭ１４…Ｉ／Ｏ１６…バスドライバ２０…ＣＰＵ２０ａ…ＲＯＭ２０ｂ…ＲＡＭ２０ｃ…制御信号入出力回路２０ｄ…アドレスデータ出力回路２０ｅ…データ入力回路２０ｆ…アドレスデータ入力回路２０ｇ…データ入力回路２１…コントロール信号制御回路２３…バスドライバ２５…ラッチ回路２６…ラッチ回路２７…ＯＲ回路２８…割込信号発生回路３０…ＲＯＭ４０…ドライバ４１…ソレノイド４２…表示装置４３…当りランプ５０…波形整形回路５１…デジタルスタートスイッチ５２…入賞スイッチ６０…発振用クリスタル７０…電源回路ＡＢ…アドレスバスＣＢ…コントロールバスＤＢ…データバスＳＢ…コントロールサブバス

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/00

Claims

(57)【特許請求の範囲】

【請求項１】記憶素子に記憶されているプログラムを
所定手順にて読み出し、そのプログラムに従って機器の
動作を制御する制御用コンピュータを有し、該制御用コ
ンピュータの動作中、該記憶素子が正規品であるか否か
を判断する制御装置であって、前記制御用コンピュータと前記記憶素子とを接続するバ
スを介した前記記憶素子へのアクセスのアドレスとデー
タとを記憶するデータ記憶手段と、前記制御用コンピュータが前記記憶素子とのデータのや
りとりを行なうために前記バスを占有していないバス非
占有状態を検出するバス非占有状態検出手段と、該バス非占有状態を検出したとき、前記バスを用い、前
記データ記憶手段により記憶された前記アドレスに基づ
いて、前記記憶素子に記憶されたデータを読み出す読出
手段と、前記データ記憶手段に記憶された前記記憶素子の前記ア
ドレスに対応したデータと、前記読出手段により所定の
インターバルをおいて読み出された同じアドレスのデー
タとを比較して、前記記憶素子が正規品であるか否かを
判断する記憶素子判断手段と、前記記憶素子判断手段により該記憶素子が正規品でない
と判断されたとき、前記制御用コンピュータの通常の動
作を禁止する動作禁止手段とを備えた制御装置。
【請求項２】請求項１記載の制御装置であって、所定のタイミングで起動される割込処理において順次カ
ウントされ、予め定めた数となったときに初期値に戻さ
れるカウンタを有し、前記データ記憶手段は、前記カウンタの値に対応づけら
れたアドレスに、前記記憶素子へのアクセスのアドレス
とそのデータを、前記カウンタの前記予め定められた数
だけ記憶する手段であり、前記読出手段は、前記カウンタの値が一回りするのに要
する時間を前記インターバルとして、該カウンタの値が
一回りした後に、該カウンタの値に対応づけられたアド
レスに記憶された前記アドレスを用いて前記読出を行な
う手段である制御装置。
【請求項３】前記カウンタをカウントする割込処理
は、ランダムなタイミングで発生する請求項２記載の制
御装置。