JP3593701B2 - 制御装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、制御用のプログラムを格納する記憶素子が正規品であるか否かを判断した後に、その記憶素子に格納された制御プログラムに基づく機器制御を実行する制御装置に関する。
【0002】
【従来の技術】
従来、各種機器の制御を司る制御装置は、汎用性を高め、かつ、開発負荷を軽減するために、制御規則を記述した制御プログラムを格納する記憶素子(例えば、PROM等)と、その記憶素子から順次制御プログラムを読み出しては実行するCPUとを中心とした論理回路にて構成されている。しかし、この種の制御装置は、制御プログラムのバグや飛来ノイズ等の原因によりCPUが暴走する可能性があり、これに対処する装置の一つとして、ウォッチドッグタイマ回路が提唱されている。
【0003】
ここにウォッチドッグタイマ回路とは、CPUからの定期的なリセット信号が入力されなくなったとき、CPUが暴走した判断し、以後のCPUの動作を禁止するように構成された暴走監視のための一種のタイマ回路である。従って、CPUが本来的に実行すべき制御プログラムが格納される記憶素子には、このウォッチドッグタイマ回路を定期的にリセットするような特定の暴走監視プログラムが別途格納され、CPUが正常に動作し続ける限りにおいてはウォッチドッグタイマ回路は定期的にリセットされ、制御プログラムに従った機器制御が実行される。
【0004】
【発明が解決しようとする課題】
しかし、こうして装置の信頼性を確保している従来の制御装置には、信頼性を確保する他の回路構成と共に使用しようとすると次のような問題点があった。
ウォッチドッグタイマ回路を採用した従来の制御装置は、その制御装置自体の信頼性向上には十分な効果を発揮する。しかしながら、制御プログラムの改変あるいはその制御プログラムを記述した記憶素子を取り替えるといった人為的、組織的な不正行為に対しては全く無力である。
【0005】
この内、「制御プログラムの改変」という不正に対しては、書き換え不能なROM、例えばヒューズROM等を記憶素子として採用することにより簡単に対処できる。しかし、後者の「記憶素子を取り替える」という不正行為に対しては効果がなく、手の施しようがなかった。そこで、PROMなどの記憶素子を取り替えるといった不正に対して、記憶素子を識別する構成を、発明者は先に別途出願しているが(特願平2−414888)、ウォッチドッグタイマ回路との併用については、何等検討されていなかった。
本発明の制御装置はこうした問題点を解決し、制御装置自体の高信頼性を確保しつつ、人為的かつ組織的な不正に対しても高い信頼性を得ることを目的としてなされ、次の構成を採った。
【0006】
【課題を解決するための手段】
本発明の制御装置は、
記憶素子に格納される制御プログラムにしたがって機器制御を実行するCPUの暴走を監視する機能を備えた制御装置であって、
ウォッチドッグタイマ回路の動作時間より短い間隔で、ウォッチドッグタイマ回路へリセット信号を出させるよう、前記制御プログラムの実行中に、プログラマブルカウンタを設定する手段と、
前記CPUに内蔵された初期処理用のマイクロプログラムを実行することにより実現され、該CPUが前記制御プログラムに従った機器制御を実行する以前に、前記制御プログラムが格納された記憶素子が正規品であるか否かを判断する記憶素子判断手段と、
前記記憶素子が正規品であると判断したときには、前記CPUに内蔵された論理演算用のマイクロプログラムの使用を許可し、正規品でないと判断されたときには、前記CPUに内蔵された論理演算用のマイクロプログラムの使用を許可しない許可手段と、
前記記憶素子判断手段の動作中は、前記ウォッチドッグタイマ回路への通電を停止させる暴走監視機能停止手段と
を備えることをその要旨としている。
【0007】
【作用】
以上のように構成された本発明の制御装置では、CPUに内蔵された初期処理用のマイクロプログラムにより実現される記憶素子判断手段によって記憶素子が正規品であるか否かが判断され、その記憶素子が正規品であるとき論理演算用のマイクロプログラムの使用か許可され、制御プログラムによる機器の制御が実現される。また、記憶素子が正規品でないと判断されたときには、前記CPUに内蔵された論理演算用のマイクロプログラムの使用を許可しないので、不当な制御プログラムに基づく処理が行なわれることはない。しかも、こうした判断を行なう記憶素子判断手段の動作中には暴走監視機能停止手段が同時に作動し、ウォッチドッグタイマ回路への通電が停止される。
【0008】
CPUに内蔵された記憶素子判断手段の判断は、記憶素子に記憶された制御プログラムの実行に先だってこのCPUに内蔵された初期処理用のマイクロプログラムにより実現され、その処理には記憶素子に記憶されたプログラムは関与しない。一方、ウォッチドッグタイマ回路は、記憶素子に記憶されたプログラムが関与して初めて機能する。従って、ウォッチドッグタイマ回路への通電を、記憶素子判断手段の動作中は停止することにより、記憶素子判断手段の動作中に誤ってウォッチドッグタイマ回路が動作してしまうことがない。
【0009】
【実施例】
以上説明した本発明の構成、作用を一層明らかにするために、以下本発明の検出装置の好適な実施例について説明する。
図1は、本発明の一実施例であるパチンコ機制御装置1のブロック図である。図示するようにパチンコ機制御装置1は、全体の制御を司るマイクロコンピュータ10(以下、CPU10という)、そのCPU10にて実行すべき各種プログラムやデータが格納されるPROM12およびCPU10にて利用されるメモリ空間を提供するRAM14を中心とした論理回路により構成されている。
【0010】
本実施例のCPU10には、内部シーケンス回路にマイクロプログラム方式を採用するコンピュータが用いられる。従って、その内部には高速のマイクロプログラムメモリ10Aが備えられ、このマイクロプログラムメモリ10Aに記述されたマイクロプログラム、内部制御回路10BのワイヤドロジックおよびCPU10内部状態に応じたシーケンスにて、内部バス10Cに接続されるその他のCPU構成回路が制御される。
【0011】
このマイクロプログラムメモリ10Aの記憶内容は、図2に示すごときものである。図示するように、本実施例のマイクロプログラムメモリ10Aには、通常の加算用、乗算用、比較用その他の論理演算用のマイクロプログラムに加え、CPU10の立ち上げ時に最初に実行される先頭アドレス以下に後述する初期処理マイクロプログラムが格納されている。
【0012】
内部バス10Cに接続されるコントロールバス制御回路10Dは、CPU10のRESETポートおよびHALT、WAIT、MREQ等のコントロールポートの入出力信号を制御する。例えば、RESETポートから信号が入力された場合には、CPU10の内部状態を変更し、内部制御回路10Bに対してそれまで実行していたシーケンス処理を総て中断させ、これに代わってマイクロプログラムメモリ10Aに記述されている初期処理マイクロプログラムを実行させる。これによりパチンコ機制御装置1は、電源投入直後と同じ制御を開始する。
【0013】
データバス/アドレスバスインタフェイス10Eは、CPU10の周辺回路である前記PROM12、RAM14および外部回路との入出力制御用LSI16(以下、I/Oデバイス16という)とのデータの授受を管理する。
割込み制御回路10Fは、マスク可能な割込み信号用の割込みポート(INTポート)およびマスク不可能な割込みポート(NMIポート)から入力される割込み信号を受け付け、その信号によりCPU10の内部状態を変更する。これらの割込み信号を利用することで、CPU10の実行すべきプログラムの優先順位をリアルタイムに変更することができる。
【0014】
また、本実施例のCPU10にはプログラマブルカウンタ10Gが内蔵されている。このプログラマブルカウンタ10Gは、CLKINポートから入力されるクロック信号Φを基準信号としたカウント処理を実行し、そのカウント値と内部バス10Cを介してセットされた設定カウント値とが一致したとき、出力ポートPCからカウントアップ信号を出力する。この出力ポートPCは、後述するウオッチドッグ回路18のリセット端子RESETと共に、CPU10の割込みINTポートにも接続されている。このため、プログラマブルカウンタ10Gからカウントアップ信号が出力されると、ウォッチドッグタイマ回路18がリセットされると共に、CPU10にマスク可能な割込みが発生する。
【0015】
本実施例では、INTポートに信号が入力されると、前述したプログラマブルカウンタ10Gをリセットし、設定カウント値TPを再度セットする。これによりCPU10は、設定カウント値TPまでプログラマブルカウンタ10Gがカウントアップする毎に出力ポートPCからカウントアップ信号を出力する処理を繰り返すことになる。
【0016】
パチンコ機制御装置1として上記構成のCPU10が実行すべき処理手順は、制御プログラムおよび制御データの形式としてPROM12に予め書き込まれている。例えば制御プログラムには、大当たり条件が成立したか否かの判断処理、遊技状況に応じた表示処理、大当たり時の役物駆動処理などの遊技規則が記述される。制御データとは、センター役物のデジタル表示装置に表示する図柄のデータを始めとして、大当たりを決める乱数発生のための乱数テーブルなどである。また、本実施例のPROM12には、所定の記憶エリアに予め定められた識別コードが記憶されており、この識別コードを用いて後述するPROMチェックがなされる。
【0017】
次に、I/Oデバイス16について説明する。3つの16ビット入出力ポートを備えるI/Oデバイス16は、CPU10による制御下に置かれ、パチンコ機に備え付けられるその他の外部回路、例えばセンター役物デジタル表示装置などを制御する表示回路30、大当たり駆動装置などを制御する駆動回路40、スピーカなどを制御するサウンド回路50などを統合的に制御する。
パチンコ機制御装置1にはその他に、CPU10の暴走を監視するためのウォッチドッグタイマ回路18およびそのウォッチドッグタイマ回路18の電源ラインVCを管理する遅延タイマ回路20が構成されている。
【0018】
ウォッチドッグタイマ回路18は、遅延タイマ回路20にて管理される電源ラインVCから電力が供給され始めた時点、およびそのリセット端子RESETへの信号入力時点から計時処理に入り、その経過時間が所定時間TWを経過するまでに再度リセット端子RESETへ信号が入力されなかった場合には、その出力ポートWDから暴走判断信号を出力する。この出力ポートWDとCPU10のRESETポートが接続されるため、ウォッチドッグタイマ回路18から暴走判断信号が出力されるとパチンコ機制御装置1は電源投入直後と同じ初期処理マイクロプログラムの処理を開始する。
【0019】
この様な暴走判断信号がウォッチドッグタイマ回路18から出力されないように、CPU10の出力ポートPCとウォッチドッグタイマ回路18のリセット端子RESETが接続され、プログラマブルカウンタ10Gからのタイムアップ信号によりウォッチドッグタイマ回路18をリセットできる構成としている。従って、前述した設定カウント値TPの値は、ウォッチドッグタイマ回路18による計時時間TWよりも早くプログラマブルカウンタ10Gがカウントアップを完了するような値に設定されている。
【0020】
遅延タイマ回路20は、電源ラインVCから電力供給が開始されたときおよびそのRESET端子に信号が与えられた時から一定の禁止時間、本実施例では約3秒間、ウォッチドッグタイマ回路18の電源ラインVCをオープンにする。従って、この間、ウォッチドッグタイマ回路18は動作しない。この様な一定時間を計時する回路は、簡単にはRCの時定数回路により構成されるが、単安定マルチバイブレータなどを利用するなど回路構成は何れでも構わない。遅延タイマ回路20のRESET端子は、図示するごとくウォッチドッグタイマ回路18の出力ポートWDに接続されている。従って、この遅延タイマ回路20による動作禁止は、パチンコ機制御装置1への電力供給が開始されたときおよびウォッチドッグタイマ回路18がCPU10を暴走したと判断してリセットしたときに限り実行される。
【0021】
次に、以上のように構成された本実施例のパチンコ機制御装置1の動作について説明する。図3は、CPU10のマイクロプログラムメモリ10Aに記憶された初期処理マイクロプログラムのフローチャートである。この処理は、CPU10のマイクロプログラムメモリ10Aに記憶された処理であり、PROM12に記憶された処理プログラムとは、関係がない。前述のごとくこの初期処理マイクロプログラムはCPU10の電源投入直後あるいはリセット直後に実行され、初めにPROM12の所定アドレスをアクセスし、そこに記憶されている識別コードを読み込む(ステップ100)。そして、この識別コードが正常であるか否かを判断し(ステップ110)、正常である場合には通常処理を許可し(ステップ120)、それ以外であれば通常処理を禁止する(ステップ130)。なお、PROM12が正規のものであるか否かの判断は、CPU10とPROM12との双方に予め所定の識別コードを書き込むものとし、この識別コードの一致を判別する手法の他、PROM12に書き込まれたプログラムコードと相関のある値を予め書き込んでおき、これを判別する手法など、様々な手法を用いることができる。
【0022】
また、ここで通常処理の許可とは、処理を、PROM12に格納された制御プログラムに移管し、これに従って、その他の加算用、乗算用、比較用等の論理演算用マイクロプログラムの使用を許可することであり、このステップ120の許可処理が実行されないかぎりCPU10は一切の制御処理を実行することはできない。もとより、CPU10がテストモードなど特殊な目的のモードを有する場合、ステップ120での許可処理が得られなかった場合に、テストモードなどの処理を実行する構成とすることも差し支えない。なお、本実施例では、この初期処理マイクロプログラムの処理に3秒弱の時間を必要とする。
【0023】
上記のような特殊な初期処理マイクロプログラムがCPU10の内部にて実行されている期間は、CPU10の外部からはCPU10が何等動作していないように見える。すなわち、CPU10の出力ポートPCからカウントアップ信号が出力することはできない。
【0024】
一方、この様な初期処理マイクロプログラムがCPU10の内部にて実行されている期間、すなわち電源投入直後あるいはCPU10のリセット直後は、遅延タイマ回路20が動作してウォッチドッグタイマ回路18への電源供給を遅延している。この時間関係を図4のタイムチャートに示した。
【0025】
図示するように、電源ラインVCの電圧が立ち上がった直後にCPU10が初期処理マクロプログラムを完了するのに必要な3秒間は、ウォッチドッグタイマ回路18への電源供給が遅延されCPU10の暴走監視機能が停止される。従って、この期間にはCPU10の出力ポートPCからカウントアップ信号が出力されなくともウォッチドッグタイマ回路18から暴走判断信号が出力されることはない。そしてこの期間後、CPU10が通常の制御プログラムに基づいた制御を実行する期間は、ウォッチドッグタイマ回路18への電源供給が開始され、ウォッチドッグタイマ回路18による暴走監視機能が作動する。
【0026】
こうしたウォッチドッグタイマ回路18による暴走監視機能に基づきCPU10が暴走していると判断されると、ウォッチドッグタイマ回路18の暴走判断信号が出力され、CPU10および遅延タイマ回路20がリセットされる。このため、CPU10は再度初期処理マイクロプログラムの処理を開始し、この処理期間を暴走と誤認知しないためにウォッチドッグタイマ回路18への電力供給が再度停止される。
【0027】
以上のように構成される本実施例のパチンコ機制御装置1によれば、CPU10のマイクロプログラムメモリ10Aに記憶された初期処理マイクロプログラムによりPROM12の識別コードが確認され、PROM12が正規品であると判断された後にその他の論理演算用のマイクロプログラムの使用を許可する。このため、PROM12を取り替える不正行為が実行されたならば、パチンコ機制御装置1の電源投入直後にこれを判断することが可能となり、不正ROMに記載された不当な制御プログラムに基づく処理を一切行なうことがない。
【0028】
しかも、この様な不正行為の検出は、初期処理マイクロプログラムによりソフト的に実行される。従って、PROM12として複数種の正規品を備え、その種類毎に識別コードを変更する場合など、パチンコ機制御装置1の多品種生産に有利である。
また、PROM12が正規品でありCPU10が真正の制御プログラムの処理を実行している期間は、従来同様にウォッチドッグタイマ回路18による暴走監視機能が作動し、CPU10の暴走が厳しくチェックされる。
【0029】
以上、本発明である制御装置の一実施例としてパチンコ機制御装置1の構成、動作につき詳述したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない種々なる態様にて実施することができるのは勿論のことである。
例えば、上記実施例ではマイクロプログラムによりPROMが正規品であるか否かを判断しているが、ワイヤドロジックによりPROMの判断を実行すれば、その判断処理に要する時間が短時間となり、高速応答性を要求される制御装置として有益である。また実施例では、PROMの所定アドレスに識別コードを記憶させ、この識別コードにより正規品のPROMであるか否かを判断している。この様な判断は、正規品のPROMが有する何れかの特徴あるいはその複合的な特徴を判断することであり、識別コードを用いる方法に替えあるいはその方法と複合的に、正規品の制御プログラムが記述されるエリアの確認、制御プログラムの一部分のコード確認など自由に設計される。
【0030】
【発明の効果】
以上説明したように本発明の制御装置は、論理回路により構成されるためにシステムの柔軟性に富み、汎用性に優れ、開発負荷を軽減することができる。また、ウォッチドッグタイマ回路による厳重な暴走監視機能が備えられ、何等かの原因によりCPUが暴走した場合には直ちにCPUの動作が禁止され、不測の事態を避けることができる。しかも、制御プログラムを格納している記憶素子が正規品であるか否かを判断した後に、その制御プログラムを実行するため、制御プログラムの不正書き換え、記憶素子の不正取り替えによる人為的、組織的な不正に対しても高い信頼性を発揮する。
【図面の簡単な説明】
【図1】本発明の一実施例としてのパチンコ機制御装置のブロック図である。
【図2】そのマイクロプログラムメモリの記憶内容説明図である。
【図3】そのマイクロプログラムの1つである初期処理マイクロプログラムのフローチャートである。
【図4】その初期処理マイクロプログラムの実行タイミングチャートである。
【符号の説明】
1 パチンコ機制御装置
10 CPU
12 PROM
14 RAM
16 I/Oデバイス
18 ウォッチドッグタイマ回路
20 遅延タイマ回路
30 表示回路
40 駆動回路
50 サウンド回路
10A マイクロプログラムメモリ
10B 内部制御回路
10C 内部バス
10D コントロールバス制御回路
10E データバス/アドレスバスインタフェイス
10F 制御回路
10G プログラマブルカウンタ
Claims (1)
- 記憶素子に格納される制御プログラムにしたがって機器制御を実行するCPUの暴走を監視する機能を備えた制御装置であって、
ウォッチドッグタイマ回路の動作時間より短い間隔で、ウォッチドッグタイマ回路へリセット信号を出させるよう、前記制御プログラムの実行中に、プログラマブルカウンタを設定する手段と、
前記CPUに内蔵された初期処理用のマイクロプログラムを実行することにより実現され、該CPUが前記制御プログラムに従った機器制御を実行する以前に、前記制御プログラムが格納された記憶素子が正規品であるか否かを判断する記憶素子判断手段と、
前記記憶素子が正規品であると判断したときには、前記CPUに内蔵された論理演算用のマイクロプログラムの使用を許可し、正規品でないと判断されたときには、前記CPUに内蔵された論理演算用のマイクロプログラムの使用を許可しない許可手段と、
前記記憶素子判断手段の動作中は、前記ウォッチドッグタイマ回路への通電を停止させる暴走監視機能停止手段と
を備えることを特徴とする制御装置。
Priority Applications (1)
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---|---|---|---|
JP16848792A JP3593701B2 (ja) | 1992-06-02 | 1992-06-02 | 制御装置 |
Applications Claiming Priority (1)
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JP16848792A JP3593701B2 (ja) | 1992-06-02 | 1992-06-02 | 制御装置 |
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JPH05334462A JPH05334462A (ja) | 1993-12-17 |
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Family Applications (1)
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JP16848792A Expired - Fee Related JP3593701B2 (ja) | 1992-06-02 | 1992-06-02 | 制御装置 |
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DE10251839A1 (de) * | 2002-11-07 | 2004-05-19 | Robert Bosch Gmbh | Verfahren zur sicheren Überprüfung eines Speicherbereiches eines Mikrocontrollers in einem Steuergerät und Steuergerät mit einem geschützten Mikrocontroller |
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1992
- 1992-06-02 JP JP16848792A patent/JP3593701B2/ja not_active Expired - Fee Related
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