KR100250007B1 - 제어방법 - Google Patents

Abstract

감시 타이머 회로에 의한 폭주 감시를 실행하고 있는 제어방법에 있어서, 그 위에 기억소자가 정규품인가의 여부를 판단하고, 인위적이고 조직적인 부정에 대해서도 높은 신뢰성을 얻는다.

전원라인(VC)의 전압이 투입된 직후에 CPU(10)는 초기처리 마이크로 프로그램을 실행하고, PROM(12)의 소정 에리어에 격납된 식별 코드를 확인하고, PROM이 정규품인가의 여부를 판단한다.

이 판단을 하는데에 필요한 기간은 감시 타이머회로(18)로의 전원 공급이 지연되고, CPU(10)가 감시 타이머 회로(18)를 리세트 하지 않더라고 폭주 하였다고 잘못 인지되는 일이 없다.

더구나, CPU(10)가 제어 프로그램에 따라서 처리를 실행하고 있는 기간은, 종래와 마찬가지로 감시 타이머 회로(18)에 의한 폭주감시가 실행된다.

Description

제어방법

본 발명은, 제어용의 프로그램을 격납하는 기억소자의 정규품 여부를 판단한후에, 그 기억소자에 격납된 제어 프로그램에 따라 기기제어를 실행하는 제어방법에 관한 것이다.

종래, 각종 기기의 제어를 관장하는 제어장치는, 범용성을 높이고, 또한, 개발부하를 경감하기 위하여, 제어규칙을 기술한 제어프로그램을 격납하는 기억소자(예컨대, PROM 등)와, 그 기억소자로부터 차례로 제어프로그램을 판독출력하고는 실행하는 CPU를 중심으로 한 논리회로로 구성되고 있다. 그러나, 이 종류의 제어장치는, 제어프로그램의 버그나 날라욘노이즈 등의 원인에 의하여 CPU가 폭주할 가능성이 있고, 이에 대처할 장치의 하나로서, 감시 타이머회로가 제창되고 있다.

여기서 감시 타이머 회로란, CPU로부터의 정기적인 리세트 신호가 입력되지 않게 되었을때, CPU가 폭주하였다고 판단하고, 이후의 CPU의 동작을 금지하도록 구성된 폭주감시를 위한 일종의 타이머회로이다. 따라서, CPU가 본래적으로 실행하여야 할 제어프로그램이 격납될 기억소자에는, 이 감시 타이머회로를 정기적으로 리세트 하도록 하는 특정의 폭주감시 프로그램이 별도 격납되고, CPU가 정상으로 동작을 계속하는 한에 있어서는 감시 타이머회로는 정기적으로 리세트되고, 제어프로그램에 따른 기기제어가 실행된다.

그러나, 이렇게 하여서 장치의 신뢰성을 확보하고 있는 종래의 제어장치에는, 신뢰성을 확보하는 다른 회로구성과 함께 사용하고자 하면 다음과 같은 문제점이 있었다.

감시 타이머회로를 채용한 종래의 제어장치는, 그 제어장치 자체의 신뢰성 향상에는 충분한 효과를 발휘한다. 그런데, 제어프로그램의 개변 또는 그 제어프로그램을 기술한 기억소자를 바꾼다고 하는 인위적, 조직적인 부정행위에 대하여는 전적으로 무력하다.

이중, 「제어프로그램의 개변」이라고 하는 부정에 대하여서는, 재기록 불능한 ROM, 예컨대 퓨즈 ROM 등을 기억소자로서 채용함으로써 간단히 대처할 수 있다. 그런, 후자의 「기억소자를 바꾼다」고 하는 부정행위에 대하여서는 효과가 없고, 손을 쓸 수가 없었다. 그래서, PROM등의 기억소자를 바꾼다고 하는 부정에 대하여, 기억소자를 식별하는 구성을, 발명자는 앞서 별도로 출원하고 있는데(일본국 특원평2-414888), 감시 타이머 회로와의 병용에 대하여는 하등 검토되어 있지 않았다.

본 발명의 제어방법은 이러한 문제점을 해결하고, 제어장치 자체의 고 신뢰성을 확보하면서, 인위적이고도 조직적인 부정에 대하여서도 높은 신뢰성을 얻는 것을 목적으로 하여 이루어진 것으로서, 다음의 구성을 채택하였다.

제1도는 본 발명의 1실시예로서의 빠찡꼬기 제어장치에 블록 도면.

제2도는 제1도의 마이크로 프로그램 메모리의 기억 내용 설명도.

제3도는 제1도의 마이크로 프로그램의 하나인 초기 처리 마이크로 프로그램의 플로우차트.

제4도는 제1도의 초기처리 마이크로 프로그램의 실행 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

1 : 빠찡꼬기 제어장치 10 : CPU

12 : PROM 14 : RAM

16 : I/O 디바이스 18 : 감시 타이머 회로

20 : 지연타이머 회로 30 : 표시회로

40 : 구동회로 50 : 사운드 회로

100,110,120,130 : 스텝 10A : 마이크로 프로그램 메모리

10B : 내부제어회로 10C : 내부버스

10D : 콘트롤버스 제어회로

10E : 콘트롤버스/어드레스버스 인터페이스

10F : 제어회로 10G : 프로그래머블 카운터

본 발명의 제어방법는, 기억소자에 격납되는 제어프로그램에 따라서 기기제어를 실행하는 CPU의 폭주를 감시하기 위하여, 소정간격으로 감시 타이머회로에 리세트 신호를 출력시키는 폭주감시 프로그램을 상기 제어프로그램과 병행하여 상기 CPU에 실행시키는 제어방법에 있어서, 상기 CPU에 내장되고, 이 CPU가 상기 제어프로그램에 따른 기기제어를 실행하기 이전에, 상기 제어프로그램이 격납된 기억소자가 정규품인가의 여부를 판단하고, 상기 기억소자가 정규품이 아니라고 판단되었을 때, 상기 CPU의 동작을 금지하는 단계와, 상기 CPU의 동작을 금지하는 중에, 상기 감시 타이머회로의 기능을 정지시키는 단계를 갖추는 것을 그 요지로 하고 있다.

이상과 같이 구성된 본 발명의 제어방법에서는, CPU에 내장된 기억소자 판단수단에 의하여 기억소자가 정규품인가의 여부가 판단되고, 그 기억소자가 정규품일 때에만 제어프로그램이 처리된다. 또, 기억소자 판단수단이 동작중에는 폭주감시기능 정지수단이 동시에 작동하고, 감시 타이머회로의 기능이 정지된다.

CPU에 내장된 기억소자 판단수단은, 기억소자에 기억된 제어프로그램의 실행에 앞서서 작동하고, 그 처리에는 기억소자에 기억된 프로그램은 관여하지 않는다. 한편, 감시 타이머회로는, 기억소자에 기억된 프로그램이 작동하여 비로소 기능을 한다. 따라서, 감시 타이머회로의 동작을 기억소자 판단수단의 동작중에 정지함으로써, 기억소자 판단 수단의 동작중에 잘못하여 감시 타이머회로가 동작해 버리는 일이 없다.

이상 설명한 본 발명의 구성, 작용을 더욱 분명하게 하기 위하여, 이하 본 발명의 검출장치의 알맞는 실시예에 대하여 설명한다.

제1도는, 본 발명의 1실시예인 빠찡꼬기 제어장치(1)의 블록 도면이다.

도시하는 바와 같이 빠찡꼬기 제어장치(1)는, 전체의 제어를 관장하는 마이크로 컴퓨터(10)(이하, CPU(10)라 함), 그 CPU(10)에서 실행할 각종 프로그램이나 데이터가 격납되는 RPOM(12) 및 CPU(10)에서 이용되는 메모리공간을 제공하는 RAM(14)을 중심하는 한 논리회로에 의하여 구성되어 있다.

본 실시예의 CPU(10)에는, 내부 시퀀스회로에 마이크로프로그램방식을 채용하는 컴퓨터가 사용된다. 따라서, 그 내부에는 고속의 마이크로 프로그램 메모리(10A)가 갖추어지고, 이 마이크로 프로그램 메모리(10A)에 기술된 마이크로 프로그램, 내부 제어회로(10B)의 와이어드 로직 및 CPU(10) 내부상태에 따른 시퀀스로, 내부버스(10C)에 접속되는 기타의 CPU 구성회로가 제어된다.

이 마이크로 프로그램 메모리(10A)의 기억내용은, 제2도에 도시한 것과 같은 것이다. 도시한 바와 같이, 본 실시예의 마이크로 프로그램메모리(10A)에는, 통상의 가산용, 승산용, 비교용 기타의 논리 연산용의 마이크로 프로그램에 더하여, CPU(10)의 라이징 타임(rising time)시에 최초로 실행되는 선두 어드레스 이하에 후술하는 초기처리 마이크로 프로그램이 격납되어 있다.

내부버스(10C)에 접속되는 콘트롤 버스 제어회로(10D)는, CPU(10)의 RESET 포트 및 HALT, WAIT, MREQ 등의 콘트롤 포트의 입출력신호를 제어한다.

예컨대, RESET 포트로부터 신호가 입력된 경우에는, CPU(10)의 내부상태를 변경하고, 내부제어회로(10B)에 대하여 그때까지 실행하고 있던 시퀀스처리를 모두 중단시키고, 이를 대신해서 마이크로 프로그램메모리(10 A)에 기술되어 있는 초기처리 마이크로 프로그램을 실행시킨다. 이에 의하여 빠찡꼬기 제어장치(1)는, 전원투입 직후와 같은 제어를 개시한다.

데이터버스/어드레스버스 인터페이스(10E)는, CPU(10)의 주변회로인 상기 PROM(12), RAM(14) 및 외부회로와의 입출력 제어용 LSI(16) (이하, I/O 디바이스(16)라 함)와의 데이터의 주고 받음을 관리한다.

인터럽트 제어회로(10F)는 마스크 가능한 인터럽트 신호용 인터럽트포트(INT 포트) 및 마스크 불가능한 인터럽트 포트(NMI 포트)로부터 입력되는 인터럽트 신호를 받고, 그 신호에 의하여 CPU(10)의 내부상태를 변경한다. 이들의 인터럽트 신호를 이용하는 것으로, CPU(10)가 실행할 프로그램의 우선순위를 리얼타임으로 변경할 수 있다.

또, 본 실시에의 CPU(10)에는 프로그래머블 카운터(10G)가 내장되어 있다. 이 프로그래머블 카운터(10G)는, CLKIN 포트로부터 입력되는 클럭신호(Ф)를 기준으로 한 카운터처리를 실행하고, 그 카운트치와 내부버스(10C)를 통하여 세트된 설정카운터처리를 실행하고, 그 카운트치와 내부버스(10C)를 통하여 세트된 설정카운트치가 일치하였을 때, 출력포트(PC)로부터 카운트업 신호를 출력한다. 이 출력포트(PC)는, 후술하는 감시 회로(18)의 리세트단자(RESET)와 함께, CPU(10)의 인터럽트(INT)포트에도 접속되어 있다. 이 때문에, 프로그래머블 카운터(10G)로부터 카운트업 신호가 출력되면, 감시 타이머회로(18)가 리세트됨과 동시에, CPU(10)에 마스크 가능한 인터럽트가 발생한다.

본 실시예에서는, (INT)포트에 신호가 입력되면, 상술한 프로그래머블 카운터(10G)를 리세트하고, 설정카운트치(TP)를 재차 세트한다. 이에 의하여 CPU(10)는, 설정카운치(TP)까지 프로그래머블 카운터(10G)가 카운트업 할 때마다 출력포트(PC)로부터 카운트업 신호를 출력하는 처리를 되풀이하게 된다.

빠찡꼬기 제어장치(1)로서 상기 구성의 CPU(10)가 실행할 처리순서는, 제어프로그램 및 제어데이터의 형식으로서 PROM(12)에 미리 기록되어 있다. 예컨대 제어프로그램에는, 대히트 조건이 성립하였는가의 여부의 판단처리, 유기상황에 다른 표시처리, 대히트 때의 입상장치 구동처리 등의 유기규칙이 기술된다. 제어 데이터란, 센터 입상장치의 디지탈 표시장치에 표시하는 그림의 데이터를 비롯하여, 대히트를 결정하는 난수 발생을 위한 난수테이블 등이다. 또, 본 실시예의 PROM(12)에는 소정의 기억에리에 미리 정하여진 식별 코드가 기억되어 있고, 이 식별 코드를 사용하여 후술하는 PROM 체크를 하게 된다.

다음에, I/O디바이스(16)에 대하여 설명한다. 3개의 16비트 입출력 포트를 갖춘 I/O디바이스(16)는, CPU(10)에 의한 제어하에 놓이고, 빠찡꼬기에 비치되는 기타의 외부회로, 예컨대 센터 입상장치 디지탈 표시장치 등을 제어하는 표시회로(30), 대히트 구동장치 등을 제어하는 구동회로(40), 스피커 등을 제어하는 사운드 회로(50) 등을 통합적으로 제어한다.

빠징꼬기 제어장치(1)에는 그 외에, CPU(10)의 폭주를 감시하기 위한 감시 타이머 회로(18) 및 그 감시 타이머 회로(18)의 전원라인(VC)을 관리하는 지연 타이머 회로(20)가 구성되어 있다.

감시 타이머 회로(18)는, 지연 타이머 회로(20)로 관리되는 전원라인(VC)으로부터 전력이 공급되기 시작한 시점, 및 그 리세트단자 RESET로의 신호입력시점으로부터 계시(計時)처리에 들어가, 그 경과시간이 소정시간(TW)을 경과하기 까지에 재차 리세트 단자(RESET)에 신호가 입력되지 않았을 경우에는, 그 출력포트(WD)로부터 폭주 판단 신호를 출력한다.

이 출력 포트(WD)와 CPU (10)의 RESET 포트가 접속되기 때문에, 감시 타이머 회로(18)로부터 폭주 판단신호가 출력되면 빠찡꼬기 제어장치(1)는 전원투입 직후와 같은 초기처리 마이크로 프로그램의 처리를 개시한다.

이와 같은 폭주 판단신호가 감시 타이머 회로(18)로부터 출력되지 않도록, CPU(10)의 출력 포트(PC)와 감시 타이머 회로(18)의 리세트 단자(RESET)가 접속되고, 프로그래머블 카운터(10G)로부터의 타임업 신호에 의하여 감시 타이머 회로(18)를 리세트 할 수 있는 구성으로 하고 있다.

따라서, 상술한 설정 카운트치 (TP)의 값은, 감시 타이머 회로(18)에 의한 계시시간(TW)보다도 빨리 프로그래머블 카운터(10G)가 카운트업을 완료하도록 하는 값으로 설정되어 있다.

지연 타이머 회로(20)는, 전원라인 (VC)으로부터 전력공급이 개시되었을 때 및 그 RESET 단자에 신호가 주어진 때로부터 일정한 금지시간, 본 실시예에서는 약 3초간, 감시 타이머 회로(18)의 전원라인(VC)을 오픈으로 한다.

따라서, 이 동안에, 감시 타이머 회로(18)는 동작하지 않는다.

이와 같은 일정한 시간을 계시하는 회로는, 간단하게는 RC의 시정수회로(時定數回路)에 의하여 구성되는데, 단안정(單安定)멀티바이브레이터 등 을 이용하는 등 회로구성은 어느 것이라도 상관없다.

지연 타이머 회로(20)의 RESET단자는, 도시하는 바와 같이 감시 타이머 회로(18)의 출력 포트(WD)에 접속되어 있다.

따라서, 이 지연 타이머 회로(20)에 의한 동작금지는, 빠찡꼬기 제어장치(1)로의 전력 공급이 개시되었을 때 및 감시 타이머 회로(18)가 CPU(10)를 폭주하였다고 판단하고 리세트 하였을 때에 한하여 실행된다.

다음에, 이상과 같이 구성된 본 실시예의 빠찡꼬기 제어장치(1)의 동작에 대하여 설명한다.

제3도는, CPU(10)의 마이크로 프로그램 메모리(10A)에 기억된 초기처리 마이크로 프로그램이 플로우차트이다.

이 처리는, CPU(10)의 마이크로 프로그램 메모리(10A)에 기억된 처리이고, PROM(12)에 기억된 처리프로그램과는, 관계가 없다.

상술한 바와 같이 이 초기처리 마이크로 프로그램은 CPU(10)의 전원투입직후 또는 리세트 직후에 실행되고, 처음에 PROM(12)의 소정 어드레스를 액세스하고, 그곳에 기억되어 있는 식별 코드를 판독입력한다(스텝 100).

그리고, 이 식별 코드가 정상인가의 여부를 판단하고(스텝 110), 정상인 경우에는 통상처리를 허가하고 (스텝 120), 그 이외이면 통상처리를 금지한다(스텝 130).

또한, PROM(12)이 정규인 것인지의 여부판단은 CPU(10)와 PROM (12)과의 쌍방에 미리 소정의 식별 코드를 기록하는 것으로 하고, 이 식별 코드의 일치를 판별하는 수법외에, PROM(12)에 기록된 프로그램코드와 상관이 있는 값을 미리 기록하여두고, 이것을 판별하는 수법등, 여러가지 수법을 사용할 수 잇다.

또, 여기서 통상처리의 허가란, 처리를, PROM(12)에 격납된 제어 프로그램에 이관하고, 이에 따라서, 기타의 가산용, 승산용, 비교용 등의 논리연산용 마이크로 프로그램의 사용을 허가하는 것이고, 이 스텝(120)의 허가처리가 실행되지 않는 한 CPU(10)는 일체의 제어처리를 실행할 수가 없다.

원래, CPU(10)가 테스트 모드 등 특수한 목적의 모드를 가지는 경우, 스텝(120)에서의 허가처리를 얻을 수 없었을 경우에, 테스트 모드의 처리를 실행하는 구성으로 하는 것도 지장이 없다.

또한, 본 실시예에서는, 이 초기처리 마이크로 프로그램의 처리에 3초의 시간을 필요로 한다.

상기와 같은 특수한 초기처리 마이크로 프로그램이 CPU(10)의 내부에서 실행되고 있는 기간은 CPU(10)의 외부로부터는 CPU(10)가 아무런 동작도 하고 있지 않은 것처럼 보인다.

즉, CPU(10)의 출력 포트(PC)로부터 카운터업 신호가 출력할 수는 없다.

한편, 이와 같은 초기처리 마이크로 프로그램이 CPU(10)의 내부에서 실행하고 있는 기간, 즉 전원투입 직후 또는 CPU(10)의 리세트 직후는, 지연 타이머 회로(20)가 동작하여 감시 타이머 회로(18)로의 전원공급을 지연하고 있다.

이 시간관계를 제4도의 타임 차트에 도시하였다.

도시하는 바와 같이, 전원라인 (VC)의 전압이 투입된 직후에 CPU(10)가 초기처리 마이크로 프로그램을 완료하는 데에 필요한 3초간은, 감시 타이머 회로(18)로의 전원공급이 지연되어 CPU(10)의 폭주감시 기능이 정지된다.

따라서, 이 기간에는 CPU(10)의 출력 포트(PC)로부터 카운터업 신호가 출력되지 않더라도 감시 타이머 회로(18)로부터 폭주판단신호가 출력되는 일은 없다.

그리고 이 기간후, CPU(10)가 통상의 제어 프로그램에 따라서 제어를 실행하는 기간은, 감시 타이머 회로(18)로의 전원공급이 개시되어, 감시 타이머 회로(18)에 의한 폭주감시 기능이 작동한다.

이러한 감시 타이머 회로(18)에 의한 폭주감시 기능에 의거하여 CPU(10)가 폭주하고 있다고 판단되면, 감시 타이머 회로(18)의 폭주판단신호가 출력되고, CPU(10) 및 지연 타이머 회로(20)가 리세트된다.

이 때문에, CPU(10)는 재차 초기처리 마이크로 프로그램의 처리를 개시하고, 이 처리기간을 폭주로 그릇 인지하지 않기 위하여 감시 타이머 회로(18)로의 전력공급이 재차 정지된다.

이상과 같이 구성되는 분 실시예의 빠찡꼬기 제어장치(1)에 의하면, CPU(10)의 마이크로 프로그램 메모리(10A)에 기억된 초기처리 마이크로 프로그램에 의하여 PROM(12)의 식별 코드가 확인되고, PROM(12)이 정규품이라고 판단된 후에 기타의 논리 연산용의 마이크로 프로그램의 사용을 허가한다.

이 때문에, PROM(12)을 바꾸는 부정행위가 실행 되었다면, 빠찡꼬기 제어장치(1)의 전원투입직후에 이것을 판단하는 것이 가능하게 되며, 부정 ROM에 기재된 부당한 제어 프로그램에 따라서 처리를 일체 하는 일이 없다.

더구나, 이와 같은 부정행위의 검출은, 초기처리 마이크로 프로그램에 의하여 소프트적으로 실행된다.

따라서, PROM(12)으로서 복수종류의 정규품을 갖추고, 그 종류마다 식별코오드를 변경하는 경우 등, 빠찡꼬기 제어장치(1)의 다품종 생산에 유리하다.

또, PROM(12)이 정규품이고 CPU(10)가 진정한 제어 프로그램의 처리를 실행하고 있는 기간은, 종래와 마찬가지로 감시 타이머 회로(18)에 의한 폭주 감시 기능이 작동하여, CPU(10)의 폭주가 엄격하게 체크된다.

이상, 본 발명인 제어방법의 1 실시예로서 빠찡꼬기 제어장치(1)의 구성, 동작에 대하여 상술하였는데, 본 발명은 이러한 실시에에 하등 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 여러 가지 양상으로 실시할 수 있는 것은 물론이다.

예컨대, 상기 실시예에서는 마이크로 프로그램에 의하여 PROM이 정규품인가의 여부를 판단하고 있으나, 와이드로직에 의하여 PROM의 판단을 실행하면, 그 판단처리에 요하는 시간이 단시간으로 되고, 고속 응답성이 요구되는 제어장치로서 유익하다.

또 실시예에서는, PROM의 소정 어드레스에 식별 코드를 기억시키고, 이식별 코드에 의하여 정규품이 PROM 인가의 여부를 판단하고 있다.

이러한 판단은, 정규품의 PROM이 가지는 어느 특정 또는 그 복합적인 특징을 판단하는 것이며, 식별 코드를 사용하는 방법대신 또는 그 방법과 복합적으로, 정규품의 제어 프로그램이 기술되는 에리어의 확인, 제어 프로그램의 일부분의 코드 확인등 자유로이 설계된다.

이상 설명한 바와 같이 본 발명의 제어장치는, 논리회로에 의하여 구성되기 때문에 시스템의 유연성이 풍부하고, 범용성에 뛰어나며, 개발부하를 경감할 수 있다.

또 감시 타이머 회로에 의한 엄중한 폭주감시 기능이 갖추어져서, 어떤 원인으로 CPU가 폭주한 경우에는 즉시 CPU의 동작이 금지되고, 예측하지 못한 사태를 피할 수 있다.

더구나, 제어 프로그램을 격납하고 있는 기억소자가 정규품 인가의 여부를 판단 후에, 그 제어 프로그램을 실행하기 위하여, 제어 프로그램의 부정 재기록, 기억소자의 부정교체에 의한 인위적, 조직적인 부정에 대해서도 높은 신뢰성을 발휘한다.

Claims (1)

1. 기억소자에 격납되는 제어 프로그램에 따라서 기기제어를 실행하는 CPU의 폭주를 감시하기 위하여, 소정간격으로 감시 타이머 회로에 리세트 신호를 출력 시키는 폭주 감시 프로그램을 상기 제어 프로그램과 병행하여 상기 CPU에 실행 시키는 제어방법에 있어서, 상기 CPU에 내장되고, 이 CPU가 상기 제어 프로그램에 따른 기기제어를 실행하기 이전에, 상기 제어 프로그램이 격납된 기억소자가 정규품인가의 여부를 판단하고, 상기 기억소자가 정규품이 아니라고 판단디었을 때, 상기 CPU의 동작을 금지하는 단계와, 상기 CPU의 동작을 금지하는 중에, 상기 감시 타이머 회로의 기능을 정지시키는 단계와, 를 갖추는 것을 특징으로 하는 제어방법.