JPH03126139A - ウォッチドッグタイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＣＰＵの動作を監視する際に使用するウォッチドッグタ
イマ回路に関し、 ウォッチドッグタイマ回路の監視開始時期を任意に設定
できる様にする亭４ことを目的とし、ＣＰＵからのリセ
ットパルスが一定周期で入力している間はＣＰＵリセッ
トパルスを送出しないが。

該リセットパルスの入力が異常の時に該ＣＰ　Ｕ　ＩＪ
上セツトルスを送出して該ＣＰＵを初期化するウォッチ
ドッグタイマにおいて、電源投入直後に入力する該ＣＰ
Ｕリセットパルスは該ＣＰＵに送出するが、該ＣＰＵか
らのＣＰＵリセットパルス阻止信号が印加すると該ＣＰ
Ｕリセットパルスの通過阻止を行い、被監視開始信号が
印加すると通過阻止を解除するゲート手段を設けると共
に、該ウォッチドッグタイマは該被監視開始信号がリセ
ットパルスとして印加した時点から、該ＣＰＵの動作を
監視する様に構成する。

〔産業上の利用分野〕

本発明はｃｐｕの動作を監視する際に使用するウォッチ
ドッグタイマ回路に関するものである。

近年、各社からプリント板上の回路に供給している電源
電圧の監視を行い、　ｃｐｕに対するパワーオンリセッ
ト信号（リセット信号）を出力し、しかも、　ｃｐｏが
プログラムを正常に実行しているか否かの監視を行うウ
ォッチドッグタイマの機能を有するＩＣが販売されてい
る。

しかし、ウォッチドッグタイマ回路の監視開始時期が固
定の場合、　ｃｐｕがプログラムを実行しないうちにリ
セットされてプログラムの実行が不可能となる場合が生
ずる。

そこで、ウォッチドッグタイマ回路の監視開始時期を任
意に設定できる様にする事４にとが要望されている。

〔従来の技術〕

第４図は従来例のブロック図、第５図は第４図の動作説
明図を示す。

ここで、第５図中の左側の符号は第４図中の同じ符号の
部分の波形を示す。以下、第５図を参照して第４図の動
作を説明する。

先ず、ウォッチドッグタイマ（以下、　ＷＤＴと省略す
る）１１はカウンタで構成されており、電源電圧＋５■
が印加すると−ＤＴはカウント動作を開始し、全て１に
なれば端子＊　Ｒ５ＴからＣＰＵリセットパルスをＣＰ
Ｕ　１２の端子＊ＲＳＴに送出し、再び初期値からカウ
ント動作を繰り返す。これにより、　ｃｐｕリセット信
号は時間Ｔ毎に送出される（第５図−■、■参照）。

一方、　ｃｐｕは最初のＣＰＵ　リセットパルスａでリ
セットされて初期状態になるが、これと共にＣＰＵに接
続されるＲＯＭ、　ＲＡＭ、通信用周辺ＩＣ（例えば。

通信制御用ＩＣ）も初期状態にする。

その後、　ＲＯＭに格納されているプログラムの命令を
順次、実行して行くが、この中にはＷＤＴリセット命令
がＴ時間毎に書き込まれているので、この命令に対応し
てＣＰｕは端子Ｉ１０からリセット信号をデコーダ１３
に送出する。

デコーダ１３はこの信号をデコードして得たリセットパ
ルスで−ＤＴ　１１をリセットするので、　ＷＤＴから
ＣＰＵリセットパルスは送出されない（第５図−■の点
線、■参照）。

しかし、ＣＰＵの動作が異常の場合（例えば、動作停止
）、　ＣＰＵはプログラムを実行しないのでリセット信
号がデコーダに送出されない。そこで、ＷＤＴからＣＰ
ｕ　リセットパルスがＣＰＵに送出され、　ＣＰＵはリ
セットされて初期状態に戻る。

尚、ＣＰＵリセットパルスはタイマ１４を駆動し。

所定時間後にＣＰＵアラームを送出する。

〔発明が解決しようとする課題〕

ここで、上記の樟にＷＤＴは電源電圧が加えられた後、
カウンタ動作を開始し、端子率ＲＳＴから周期ＴでＣＰ
Ｕリセットパルスを送出する。

そこで、ＣＰＵアラームを送出しない様にするには、　
ＷＤＴ　１１がＣＰＵ　リセットパルスを送出する前に
ＣＰＵ　１２からリセット信号を送出しなければならな
いが、Ｔ時間以内では１２０Ｍ、　１２４Ｍ、通信用周
辺ＩＣなどの初期状態設定が完了せず、　ＣＰ［Ｉ　１
２はリセット信号を送出できない場合がある。

この様な状態になるとＣＰＵは初期状態を維持し。

プログラムの実行が進まない。

即ち、　ＷＤＴの監視開始時期を任意に設定することが
できないと云う問題がある。

本発明はウォッチドッグタイマ回路の監視開始時期を任
意に設定できる様にする事４にとを目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、２はＣＰＵからのリセットパルスが一定周期で入
力している間はＣＰＵ　リセットパルスを送出しないが
、該リセットパルスの入力が異常の時に該ＣＰＵリセッ
トパルスを送出して該ＣＰＵを初期化するウォッチドッ
グタイマで、４は電源投入直後に入力する該ＣＰＵ　リ
セットパルスを該ＣＰＵに送出するが、　Ｂｇｃｐｕか
らのＣＰＵリセットパルス阻止信号が印加すると該ＣＰ
Ｕ　リセットパルスの通過阻止を行い、被監視開始信号
が印加すると通過阻止を解除するゲート手段である。

そして、該ウォッチドッグタイマは該被監視開始信号が
リセットパルスとして印加した時点から。

該ｃｐｕの動作を監視する。

〔作用］ 本発明はＷＤＴとＣＰｕとの間にＣＰＵリセットパルス
の通過を制御するゲート手段を設け、　ＣＰＵ側の初期
状態が完了するまで、　ＣＰＵリセットパルスがＣＰＵ
に入力しない様にした。

即ち、電源電圧を−ＤＴ、　　ゲート手段、ＣＰＵに加
えると、　ＷＤＴは動作を開始し、ゲート手段は初期化
されてオン状態になる。この為、　ＷＤＴからのＣＰＵ
リセットパルスはゲート手段を通過してＣＰＵに入力し
、　ＣＰＵは初期状態になる。

ＣＰＵはプログラムを先頭から実行してＣＰＵリセット
パルス阻止信号をゲート手段に送出するので。

ゲート手段は−ＤＴからのＣＰＵリセットパルスを阻止
する。その後、　ｃｐｕは被監視開始信号を送出してゲ
ート手段の阻止を解除すると共にこの開始信号をリセッ
トパルスとして−ＤＴに加え、　ＷＤＴをリセットする
。これにより、　ＷＤＴからのＣＰＬＩ　リセットパル
スがＣＰＵに送られる。

尚、被監視開始信号の送出タイミングは任意に設定して
プログラム中に書き込まれており、　ＷＤＴはこの信号
が入力した時点からＣＰＵの動作を監視することができ
る。

〔実施例〕

第２図は実施例のブロック図、第３図は第２図の動作説
明図を示す。尚、第３図中の左側の符号は第２図中の同
じ符号の部分の波形を示す。

ここで、ＣＰＵ部分３１．デコーダ部分３２はＣＰｕ３
の構成部分、ＪＫ−フリップフロップ４１．　ＡＮＤゲ
ート４２．インバータ４３．４４．　ＯＲゲート４５は
ゲート手段４の構成部分を示す。以下、第３図を参照し
て第２図の動作を説明する。

（１）状態１の場合 先ず、電源電圧＋５ｖが投入されると傘Ｒｕ５ＥＴが立
上り、　ＡＮＤゲート４２からＨがＪＫ−フリップフロ
ップ（以下、　ＪＫ−ＦＦと省略する）４１の端子Ｒに
加えられて、こＯＦＦの初期化が行われる。これにより
、端子Ｑの出力がＬレベルになる（第３図−■、■、■
参照）。

一方、カウンタで構成されたーＤＴ　２は全１になった
時にＣＰＵ　リセットパルスをＯＲゲート４５を介して
ＣＰＵ部分３１の端子率ＲＳＴに加える。これにより、
ＣＰＵ部分のリセットが行われる（第３図−〇、■参照
）。

（２）状態２の場合 ＣＰＵ部分３１はプログラムの先頭から実行を開始する
が、　ｃｐｕリセットパルス阻止命令により、端子Ｉ１
０からＣＰＵリセット阻止信号をデコーダ部分３２に送
出し、デコーダ部分はこの信号をデコードしてパルスを
インバータ４３．４４を介して、または直接、　ＪＦ−
ＦＦの端子Ｊ、端子ＣＫに加える（第３図−■、■参照
）。

これにより、　ＪＫ−ＰＦの端子口の出力がＨレベルに
なり、　ＷＤＴより送出されるＣＰＵ　リセットパルス
はマスクされてＣＰＵ部分３１のリセットが行われない
（第３図−■、■、■参照）。

（３）状態３の場合 次に、プログラムから被監視開始命令（ＷＤＴの監視開
始命令）が出力されると、　ＣＰＵ部分は被監視開始信
号をデコーダ部分３２に送出し、デコーダ部分はこの信
号をデコードして第３図−〇に示す様なＬレベルのパル
スをＡＮＤゲート４２と−ＤＴ　２に加える。

これにより、ＪＫ−ＦＰの端子Ｑの出力がＬレベルにな
り、　ＯＲゲート４５はオン状態になる。また、　ＷＤ
Ｔをリセットするので、　ＷＤＴの端子＊ＲＳＴからの
出力送出は停止される（第３図−■、■参照）。

ここで、ＣＰＵ部分が正常に動作している時は一〇Ｔか
ら送出されるＣＰＵ　リセットパルスの周期Ｔ内に少な
くとも１回はリセットパルスが−ＤＴに送出されるので
、　ＣＰＵ部分のリセットは行われない。

（４）状態４の場合 しかし、第３図−■に示す様にＣＰＵ部分の動作が異常
になってリセットパルスが周期１以内に出力されない場
合、　ＷＤＴからのＣＰＵリセットパルスによりＣＰＵ
部分はリセットされ（第３図−■、■参照）、上記の様
に状Ｄ１１〜状Ｊ！１４を繰り返す。

即ち、被監視開始命令をプログラムに書き込む位置をか
えることにより、　ＷＤＴの監視時期を任意に設定でき
る。

第５図は第４図の動作説明図を示す。

図において、 ２はウォッチドッグタイマ、 ３はＣＰＵ。

４はゲート手段を示す。

〔発明の効果〕

以上詳細に説明した様に本発明はウォッチドッグタイマ
回路の監視開始時期を任意に設定できると云う効果があ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は実施例のブロック図、 第３図は第２図の動作説明図、 第４図は従来例のブロック図１ 、滓２を日月の原１里フ゛口・ソ２Ｉ２１１′Ｘ絶分１
／ｌプロブ２図 第　２　図 １２１１！ｌの動イ′Ｆ貌明図 第 国

Claims (1)

1. 【特許請求の範囲】 ＣＰＵ（３）からのリセットパルスが一定周期で入力し
   ている間はＣＰＵリセットパルスを送出しないが、該リ
   セットパルスの入力が異常の時に該ＣＰＵリセットパル
   スを送出して該ＣＰＵを初期化するウォッチドッグタイ
   マ（２）において、電源投入後直後に入力する該ＣＰＵ
   リセットパルスは該ＣＰＵに送出するが、 該ＣＰＵからのＣＰＵリセットパルス阻止信号が印加す
   ると該ＣＰＵリセットパルスの通過阻止を行い、 被監視開始信号が印加すると通過阻止を解除するゲート
   手段（４）を設けると共に、 該ウォッチドッグタイマは該被監視開始信号がリセット
   パルスとして印加した時点から、該ＣＰＵの動作を監視
   する様に構成したことを特徴とするウォッチドッグタイ
   マ回路。