JPS63167941A - マルチプロセツサ暴走停止システム - Google Patents
マルチプロセツサ暴走停止システムInfo
- Publication number
- JPS63167941A JPS63167941A JP62000860A JP86087A JPS63167941A JP S63167941 A JPS63167941 A JP S63167941A JP 62000860 A JP62000860 A JP 62000860A JP 86087 A JP86087 A JP 86087A JP S63167941 A JPS63167941 A JP S63167941A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cpu
- output
- cpus
- stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011449 brick Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明に係るマルチプロセッサ暴走停止システムは、複
数個のマイクロプロセッサ（以下ＣＰＵという）を備え
たマルチプロ七ツサシステムの暴走停止システム、特に
数値工作機械に適用されるシステムに関する。
数個のマイクロプロセッサ（以下ＣＰＵという）を備え
たマルチプロ七ツサシステムの暴走停止システム、特に
数値工作機械に適用されるシステムに関する。
［従来の技術］
従来、数値制御工作機械の分野等では、２１のＣＰＵを
用いて運転する場合があった。すなわち、第９図に示す
ように一つのＣＰＵＩはデータの入出力、通信、内蔵シ
ーケンスプログラムの実行管理、表示、キー人力または
データの解読等を行い、他の一つのＣＰＵ２はその解読
されたデータに基づき工作機械のサーボ制御等を行うも
のである。
用いて運転する場合があった。すなわち、第９図に示す
ように一つのＣＰＵＩはデータの入出力、通信、内蔵シ
ーケンスプログラムの実行管理、表示、キー人力または
データの解読等を行い、他の一つのＣＰＵ２はその解読
されたデータに基づき工作機械のサーボ制御等を行うも
のである。
［発明が解決しようとする問題点Ｊ
ここにおいて、例えばデータを解読しているＣＰＵＩが
故唾すると、データの解読結果が誤ったものとなり、そ
れに基づき他のＣＰＵ２がＮＣサーボ制御を実行するの
で大事故につながるおそれがあった。
故唾すると、データの解読結果が誤ったものとなり、そ
れに基づき他のＣＰＵ２がＮＣサーボ制御を実行するの
で大事故につながるおそれがあった。
［問題点を解決するための手段］
第１の発明に係るマルチプロセッサ暴走停止システムは
、正常時には継続的にクリア信号を出力し、故障時には
クリア信号を出力しないＣＰＵと、そのクリア信号が一
定時間継続して入力されない場合停止信号を出力する第
１の判定回路とを有するＣＰＵ停止単位回路を複数個備
え、第１の判定回路の停止信号を全てのＣＰＵへ入力し
それらのＣＰＵを停止せしめるよう接続した回路を備え
たものである。
、正常時には継続的にクリア信号を出力し、故障時には
クリア信号を出力しないＣＰＵと、そのクリア信号が一
定時間継続して入力されない場合停止信号を出力する第
１の判定回路とを有するＣＰＵ停止単位回路を複数個備
え、第１の判定回路の停止信号を全てのＣＰＵへ入力し
それらのＣＰＵを停止せしめるよう接続した回路を備え
たものである。
また、第２の発明に係るマルチプロセッサ暴走停止シス
テムは、正常時には継続的にクリア信号を出力し、故障
時には出力しない複数個のＣＰＵと、夫々のＣＰＵのク
リア信号が入力され、少なくとも一つのＣＰＵからクリ
ア信号が入力されない場合にはその旨の信号を出力する
第２の判定回路と、第２判定ＩＬｌ路の出力を入力し、
全てのＣＰＵ ｌ： Ｕ作停止命令を出力する第３の判
定回路とを備えるものである。
テムは、正常時には継続的にクリア信号を出力し、故障
時には出力しない複数個のＣＰＵと、夫々のＣＰＵのク
リア信号が入力され、少なくとも一つのＣＰＵからクリ
ア信号が入力されない場合にはその旨の信号を出力する
第２の判定回路と、第２判定ＩＬｌ路の出力を入力し、
全てのＣＰＵ ｌ： Ｕ作停止命令を出力する第３の判
定回路とを備えるものである。
［作用］
（１）第１の発明のシステムにおいて、ＣＰＵが正常動
作中はクリア信号を継続的に出力し、故障時には出力し
ない、正常時には、クリア信号が継続的に第１の判定回
路に出力されるので停止信号゛は出力されない、故障時
にはクリア信号が入力されないので第１判定回路は停止
信号を全てのＣＰＵに出力しそれらのＣＰＵの動作を停
止させる。
作中はクリア信号を継続的に出力し、故障時には出力し
ない、正常時には、クリア信号が継続的に第１の判定回
路に出力されるので停止信号゛は出力されない、故障時
にはクリア信号が入力されないので第１判定回路は停止
信号を全てのＣＰＵに出力しそれらのＣＰＵの動作を停
止させる。
（２）第２の発明のシステムにおいて、ＣＰＵが正常動
作中はクリア信号を継続的に出力し、故障時には出力し
ない、第２の判定回路は、少なくとも一つのＣＰＵから
クリア信号が入力されない場合にはその旨の信号を第３
の判定回路へ入力し、第３判定回路は全てのＣＰＵへ動
作停止命令を出力し、動作を停止させる。
作中はクリア信号を継続的に出力し、故障時には出力し
ない、第２の判定回路は、少なくとも一つのＣＰＵから
クリア信号が入力されない場合にはその旨の信号を第３
の判定回路へ入力し、第３判定回路は全てのＣＰＵへ動
作停止命令を出力し、動作を停止させる。
［実施例］
以下に、本発明を実施例を示す図面に基づいて説明する
。
。
第１図は第１の発明のマルチプロセッサ暴走停止システ
ムの一実施例を示すブロック線図である。
ムの一実施例を示すブロック線図である。
ＣＰＵ１はデータの解読等を行っているプロセッサー、
ＣＰＵ２はそのＣＰＵ１により解読されたデータに基づ
いてＮＣ工作機械のサーボ制御を行うプロセッサーであ
る。
ＣＰＵ２はそのＣＰＵ１により解読されたデータに基づ
いてＮＣ工作機械のサーボ制御を行うプロセッサーであ
る。
ＣＰＵＩが正常に動作している間は、ＣＰＵ １は第２
図（ａ）のようにクリアパルス信号を継続的に出力し、
故障した場合はこれを出力しない、そのメカニズムは次
の通りである。
図（ａ）のようにクリアパルス信号を継続的に出力し、
故障した場合はこれを出力しない、そのメカニズムは次
の通りである。
ハード的に実現する例をあげると、ＣＰＵ１のデータ解
読用ブリグラム実行中、ある特定のアドレスが読取り又
は書込み等アクセスされるとクリアパルス信号を出力す
るようにされている。第５図に示すようにそのアドレス
はアドレスデコーダ１４によって設定されるとともにア
ドレスデコーダ１４はクリアパルス信号を出力する。
読用ブリグラム実行中、ある特定のアドレスが読取り又
は書込み等アクセスされるとクリアパルス信号を出力す
るようにされている。第５図に示すようにそのアドレス
はアドレスデコーダ１４によって設定されるとともにア
ドレスデコーダ１４はクリアパルス信号を出力する。
ソフトウェア的に実現する例をあげると、第６図に示す
ように色々なフローの途中に、望ましくはメインのルー
トやループになっているルートに複数個クリアパルス信
号発生ルーチンを入れておく。
ように色々なフローの途中に、望ましくはメインのルー
トやループになっているルートに複数個クリアパルス信
号発生ルーチンを入れておく。
なお故障にはハード的な故障とソフト的な故障が声る。
ハード的な故障とはＣＰＵ自体がこわれたか、周辺のＩ
Ｃ（メモリー等）に異常が発生し、ＣＰＵがまちがった
命令を実行（ＣＰＵの暴走）する等である。ソフト的な
故障とはソフトウェアにバグがあり何等かの条件の時に
永久ループに入ってしまって正常な処理が実行されない
時などである。
Ｃ（メモリー等）に異常が発生し、ＣＰＵがまちがった
命令を実行（ＣＰＵの暴走）する等である。ソフト的な
故障とはソフトウェアにバグがあり何等かの条件の時に
永久ループに入ってしまって正常な処理が実行されない
時などである。
ＣＰＵ２も同様にクリアパルス信号を出力するものであ
る。そのクリアパルス信号はワンショットタイマ３及び
カウンタ４を有する第１判定回路７に入力される。ワン
ショットタイマ３はクリアパルス信号が入力されるたび
に微分機能などによりその立上がりまたは立下がりをと
らえ、第２図（ｂ）のような矩形波信号を出力する。ワ
ンショットタイマ３の出力信号はカウンタ４のリセット
スイッチに入力される。このカウンタ４はクロック１１
からのり占ツク信号に基づきカウントアツプを続ける回
路であって、カウント値が予め決められた限界数に達す
るとＣＰＵを停止させるため停止信号を出力する。前記
ワンショットタイマ３の出力が入力されるとそのカウン
ト数は零にクリアされ再びカウントし始める。従ってワ
ンショットタイマ３から信号が入力されている限りカウ
ンタ４は停止信号を出力することはない、− カウンタ４の出力はオア回路９に入力されるようになっ
ている。オア回路９の出力はフリップフロップ１０に入
力されるようになっている。このフリップフロップ１０
はオア回路９から信号が入力されるとリセット信号をＣ
ＰＵＩ及びＣＰＵ２のリセットスイッチに入力するよう
になっている。
る。そのクリアパルス信号はワンショットタイマ３及び
カウンタ４を有する第１判定回路７に入力される。ワン
ショットタイマ３はクリアパルス信号が入力されるたび
に微分機能などによりその立上がりまたは立下がりをと
らえ、第２図（ｂ）のような矩形波信号を出力する。ワ
ンショットタイマ３の出力信号はカウンタ４のリセット
スイッチに入力される。このカウンタ４はクロック１１
からのり占ツク信号に基づきカウントアツプを続ける回
路であって、カウント値が予め決められた限界数に達す
るとＣＰＵを停止させるため停止信号を出力する。前記
ワンショットタイマ３の出力が入力されるとそのカウン
ト数は零にクリアされ再びカウントし始める。従ってワ
ンショットタイマ３から信号が入力されている限りカウ
ンタ４は停止信号を出力することはない、− カウンタ４の出力はオア回路９に入力されるようになっ
ている。オア回路９の出力はフリップフロップ１０に入
力されるようになっている。このフリップフロップ１０
はオア回路９から信号が入力されるとリセット信号をＣ
ＰＵＩ及びＣＰＵ２のリセットスイッチに入力するよう
になっている。
前記ＣＰＵ１．ワンショットタイマ３及びカウンタ４は
第１のＣＰＵ停止単位回路１１１を構成する。
第１のＣＰＵ停止単位回路１１１を構成する。
ＣＰＵ２は、ＣＰＵＩの場合と同様に、ワンショットタ
イマ５及びカウンタ６を有する第２判定回路８とともに
第２のＣＰＵ停止単位回路１１２を構成する。カウンタ
６の停止信号は前記オア回路９に入力される。
イマ５及びカウンタ６を有する第２判定回路８とともに
第２のＣＰＵ停止単位回路１１２を構成する。カウンタ
６の停止信号は前記オア回路９に入力される。
次にこの実施例におけるＣＰＵの停止作用を説明する。
今、ＣＰＵ１が故障すると、クリアパルス信号が出力さ
れなくなる。従ってワンショットタイマ３からは矩形波
信号が出力されなくなる。
れなくなる。従ってワンショットタイマ３からは矩形波
信号が出力されなくなる。
なお、クリアパルス信号を直接カウンタ４に入力せずワ
ンショットタイマ３を介して入力させるよう構成してい
る理由は、直接入力させると、故障した場合ＣＰＵはど
ちらの状態（立ち上がったまま又は立ち下がったまま）
で停止するか不定なので、カウンタ４をクリアする状態
（例えば立ち上がったまま）で停止すると故障にもかか
わらず、カウンタ４は零になったままで停止信号を出力
しないからである。
ンショットタイマ３を介して入力させるよう構成してい
る理由は、直接入力させると、故障した場合ＣＰＵはど
ちらの状態（立ち上がったまま又は立ち下がったまま）
で停止するか不定なので、カウンタ４をクリアする状態
（例えば立ち上がったまま）で停止すると故障にもかか
わらず、カウンタ４は零になったままで停止信号を出力
しないからである。
このようにワンショットタイマ３から矩形波信号が出力
されなくなるとカウンタ４はカウントを続け、限界数に
達すると停止信号がオア回路９に出力する。オア回路９
は信号をフリップフリップ１０に出力し、フリップフロ
ップ１０は常時リセット信号をＣＰＵＩ及びＣＰＵ２の
リセットスイッチに夫々入力する。このようにしてＣＰ
Ｕ２もその動作を停止する。
されなくなるとカウンタ４はカウントを続け、限界数に
達すると停止信号がオア回路９に出力する。オア回路９
は信号をフリップフリップ１０に出力し、フリップフロ
ップ１０は常時リセット信号をＣＰＵＩ及びＣＰＵ２の
リセットスイッチに夫々入力する。このようにしてＣＰ
Ｕ２もその動作を停止する。
ＣＰＵ２が故障したときも、ＣＰＵ１の故障によるＣＰ
Ｕ２の停止の場合と同様にしてＣＰＵ １及びＣＰＵ２
が停止される。
Ｕ２の停止の場合と同様にしてＣＰＵ １及びＣＰＵ２
が停止される。
なお、ＣＰＵ１及びＣＰＵ２ともに正常に動作している
間はクリアパルス信号が出つづけるのでカウンタ４は零
に戻され停止信号が出力されない。
間はクリアパルス信号が出つづけるのでカウンタ４は零
に戻され停止信号が出力されない。
次に第３図は第２の発明の実施例を示すブロック線図で
ある。
ある。
ＣＰＵ１及びＣＰＵ２は、正常な時にはクリアパルス信
号が断続的に出力され、故障時には出力されないプロセ
ッサである０両ＣＰＵ１及びＣＰＵ２の各クリアパルス
信号は第２判定回路１２へ入力される。第２判定回路１
２は例えばフリップフリップであって、上記両ＣＰＵ１
及び２の夫々のクリアパルス信号をその七ツＩＩ子Ｓ及
びリセット端子Ｒに受けるよう接続されている。この第
２判定回路１２の出力信号は第３判定回路へ入力される
。
号が断続的に出力され、故障時には出力されないプロセ
ッサである０両ＣＰＵ１及びＣＰＵ２の各クリアパルス
信号は第２判定回路１２へ入力される。第２判定回路１
２は例えばフリップフリップであって、上記両ＣＰＵ１
及び２の夫々のクリアパルス信号をその七ツＩＩ子Ｓ及
びリセット端子Ｒに受けるよう接続されている。この第
２判定回路１２の出力信号は第３判定回路へ入力される
。
第３判定回路１３は、例えばワンショットタイマ３、カ
ウンタ４及びフリップフロップ１０等を備えているもの
である。それら回路は前記ワンショットタイマ３、カウ
ンタ４及びフリップフロップ１０と同じものである。こ
の第３判定回路１３からのリセット信号はＣＰＵＩ及び
ＣＰＵ２のリセットスイッチに夫々入力される。
ウンタ４及びフリップフロップ１０等を備えているもの
である。それら回路は前記ワンショットタイマ３、カウ
ンタ４及びフリップフロップ１０と同じものである。こ
の第３判定回路１３からのリセット信号はＣＰＵＩ及び
ＣＰＵ２のリセットスイッチに夫々入力される。
次にこの実施例の作用について説明する。
ＣＰＵ１及びＣＰＵ２が正常に動作している場合は、Ｃ
ＰＵＩから第４図＜ａ＞の左部分のようなりリアパルス
信号がフリップフロップのセット端子Ｓに継続的に入力
され、またＣＰＵ２から第４図（ｂ）のようなりリアパ
ルス信号がフリップフロップのリセット端子Ｒに継続的
に入力される。従って、フリップフロップ１２の出力は
第４図（Ｃ）の左の部分のようになる。その出力信号は
第３判定回路１３に入力され以後前述のようにワンショ
ットタイマ３より矩形波信号が出力され、カウンタ４の
カウントが零に戻される。従ってフリップフロップ１０
へ停止信号は出力されずＣＰＵ１及びＣＰＵ２は正常に
動作し続ける。
ＰＵＩから第４図＜ａ＞の左部分のようなりリアパルス
信号がフリップフロップのセット端子Ｓに継続的に入力
され、またＣＰＵ２から第４図（ｂ）のようなりリアパ
ルス信号がフリップフロップのリセット端子Ｒに継続的
に入力される。従って、フリップフロップ１２の出力は
第４図（Ｃ）の左の部分のようになる。その出力信号は
第３判定回路１３に入力され以後前述のようにワンショ
ットタイマ３より矩形波信号が出力され、カウンタ４の
カウントが零に戻される。従ってフリップフロップ１０
へ停止信号は出力されずＣＰＵ１及びＣＰＵ２は正常に
動作し続ける。
今例えばＣＰＵＩが故障すると、クリアパルス信号がフ
リップフロップ１２のセット端子Ｓに入力されなくなる
（第４図（ａ）の右の実線部分）、従って、フリップフ
ロップ１２の出力は第４図（Ｃ）の右の実線部分のよう
に零になってしまう、従ってワンショットタイマ３は第
４図（ｄ）の右の実線部分のように信号を出力せず、カ
ウンタ４はカウントをし続は限界数に達し、停止信号（
１４図（ｅ））をフリップフロップｌＯに出力する。そ
こでフリップフロップ１０はリセット信号（第４図＜り
の右部分）をＣＰＵ１及び正常なＣＰｔＪ２へ出力しそ
れらの動作を停止させる。
リップフロップ１２のセット端子Ｓに入力されなくなる
（第４図（ａ）の右の実線部分）、従って、フリップフ
ロップ１２の出力は第４図（Ｃ）の右の実線部分のよう
に零になってしまう、従ってワンショットタイマ３は第
４図（ｄ）の右の実線部分のように信号を出力せず、カ
ウンタ４はカウントをし続は限界数に達し、停止信号（
１４図（ｅ））をフリップフロップｌＯに出力する。そ
こでフリップフロップ１０はリセット信号（第４図＜り
の右部分）をＣＰＵ１及び正常なＣＰｔＪ２へ出力しそ
れらの動作を停止させる。
ＣＰＵ２が故障した場合もクリアパルス信号がフリップ
フリップ１２のりセット端子Ｒに入力されなくなり、Ｃ
ＰＵＩの故障の場合と同様にしてＣＰＵＩ及びＣＰＵ２
の動作が停止させられる。
フリップ１２のりセット端子Ｒに入力されなくなり、Ｃ
ＰＵＩの故障の場合と同様にしてＣＰＵＩ及びＣＰＵ２
の動作が停止させられる。
また、ＣＰＵの数は２つに限らず３個以上のＣＰＵでも
よい、第１図に示す実施例の場合は、オア回路９に入力
される停止信号をＣＰＵの数だけ増やせばよい、第３図
に示す実施例においては、第７図に示すように構成すれ
ばよい、ここに、ＣＰＵＩの出力（第８図（ａ））とＣ
ＰＵ２の出力（第８図（ｂ））はフリップフロップ１２
に入力される。
よい、第１図に示す実施例の場合は、オア回路９に入力
される停止信号をＣＰＵの数だけ増やせばよい、第３図
に示す実施例においては、第７図に示すように構成すれ
ばよい、ここに、ＣＰＵＩの出力（第８図（ａ））とＣ
ＰＵ２の出力（第８図（ｂ））はフリップフロップ１２
に入力される。
フリップフロップ１２の出力（第８図（Ｃ））は別のワ
ンショットタイマ１４に入力される。ワンショットタイ
マ１４の出力（第８図（ｄ））はフリップフロップ１５
のセット端子Ｓに入力される。ＣＰＵ３の出力（第８図
（ｅ））はフリップフロップ１５のリセット端子Ｒに入
力される。フリップフロップ１５の出力（１１１８図（
ｆ））は前記第３判定回路のワンショットタイマ３に入
力される。ＣＰＵＩ又はＣＰＵ２よりパルスが出なくな
ると、フリップフリップ１２の出力が変化しなくなり、
ワンショットタイマ１４よりパルスが出ない、このため
フリップフロップ１５の出力が変化せず以下第３判定回
路の働きにより停止します、ＣＰＵ３よりパルスがでな
くなった場合もフリップフロップ１５の出力が変化せず
同様に停止する。ワンショットタイマ１４は、フリップ
フリップ１２の出力を直接フリップフリップ１５のセッ
ト端子Ｓに入力するとフリップフロップ１２の出力が、
例えばローレベル（Ｏｖ）の期間が長く続く場合、この
間にＣＰＵ３がパルスを出力しても無視されてしまうこ
とがあるのを防ぐために必要である。
ンショットタイマ１４に入力される。ワンショットタイ
マ１４の出力（第８図（ｄ））はフリップフロップ１５
のセット端子Ｓに入力される。ＣＰＵ３の出力（第８図
（ｅ））はフリップフロップ１５のリセット端子Ｒに入
力される。フリップフロップ１５の出力（１１１８図（
ｆ））は前記第３判定回路のワンショットタイマ３に入
力される。ＣＰＵＩ又はＣＰＵ２よりパルスが出なくな
ると、フリップフリップ１２の出力が変化しなくなり、
ワンショットタイマ１４よりパルスが出ない、このため
フリップフロップ１５の出力が変化せず以下第３判定回
路の働きにより停止します、ＣＰＵ３よりパルスがでな
くなった場合もフリップフロップ１５の出力が変化せず
同様に停止する。ワンショットタイマ１４は、フリップ
フリップ１２の出力を直接フリップフリップ１５のセッ
ト端子Ｓに入力するとフリップフロップ１２の出力が、
例えばローレベル（Ｏｖ）の期間が長く続く場合、この
間にＣＰＵ３がパルスを出力しても無視されてしまうこ
とがあるのを防ぐために必要である。
本発明はＮＣ工作機械以外のシステムにも適用されうろ
ことは言うまでもない。
ことは言うまでもない。
［発明の効果］
以上述べたように、第１及び第２の本発明に係るマルチ
プロセッサ暴走停止システムは、一つのＣＰＵが故障す
ると必ず全てのＣＰＵが停止するのでＮＣ工作ａ掃等が
暴走し大事故が発生する心配がない。
プロセッサ暴走停止システムは、一つのＣＰＵが故障す
ると必ず全てのＣＰＵが停止するのでＮＣ工作ａ掃等が
暴走し大事故が発生する心配がない。
なお第２の発明の実施例においては、−組のワンショッ
トタイマ及びカウンタで十分であるので回路が簡単とな
り、故障率が低く信頼性が高い長所がある。
トタイマ及びカウンタで十分であるので回路が簡単とな
り、故障率が低く信頼性が高い長所がある。
第１図は！ｌ！１の発明に係るマルチプロセッサ暴走停
止システムの一実施例を示すブロック線図、第２図はそ
の実施例の信号のタイミングチャート、第３図は第２の
発明の一実施例を示すブロック線図、第４図はその実施
例の信号のタイミングチャート、第５図は本発明のクリ
アパルス信号出力回路、第６図は第５図の回路のフロー
チャート、第７図は第２の発明の他の実施例を示すブリ
ック線図、第８図はその実施例の信号のタイミングチャ
ート、第９図は２個のＣＰＵの使用例を示すブロック線
図である。 １．２．１６ ＋＋ｔ ＣＰＵ、３．５．１４ 、、、
ワンショットタイマ、４，６ 、、、カウンタ、７，
８ 、、、第１判定回路、９０８．オア回路、１０
、、、フリップフロップ、１１ 、、、タイマ、１２
、、、第２判定回路、１３ 、、、第３判定回路 べ暉人 弁理士 束 島 隆 治 第１図 ７：１＋列、を口） １１１．１１２ ： ＣＰＵイ亨止￥イｉ面澗卜第２図 ― 第３図 １２：第２刑″ｉ回詠 １３；第３判定回詩 第４図 第５ｒ１１ 第６図
止システムの一実施例を示すブロック線図、第２図はそ
の実施例の信号のタイミングチャート、第３図は第２の
発明の一実施例を示すブロック線図、第４図はその実施
例の信号のタイミングチャート、第５図は本発明のクリ
アパルス信号出力回路、第６図は第５図の回路のフロー
チャート、第７図は第２の発明の他の実施例を示すブリ
ック線図、第８図はその実施例の信号のタイミングチャ
ート、第９図は２個のＣＰＵの使用例を示すブロック線
図である。 １．２．１６ ＋＋ｔ ＣＰＵ、３．５．１４ 、、、
ワンショットタイマ、４，６ 、、、カウンタ、７，
８ 、、、第１判定回路、９０８．オア回路、１０
、、、フリップフロップ、１１ 、、、タイマ、１２
、、、第２判定回路、１３ 、、、第３判定回路 べ暉人 弁理士 束 島 隆 治 第１図 ７：１＋列、を口） １１１．１１２ ： ＣＰＵイ亨止￥イｉ面澗卜第２図 ― 第３図 １２：第２刑″ｉ回詠 １３；第３判定回詩 第４図 第５ｒ１１ 第６図
Claims (3)
- （１）正常時にはクリア信号を継続出力し故障時にはこ
れを出力しないＣＰＵと、クリア信号を受けており一定
時間継続してクリア信号が入力されない場合には停止信
号を出力する第１の判定回路とを有するＣＰＵ停止単位
回路を複数個備え、第１の判定回路の停止信号が全ての
ＣＰＵ停止単位回路のＣＰＵへ入力されるよう接続する
回路を備えたことを特徴とするマルチプロセッサ暴走停
止システム。 - （２）正常時にはクリア信号を継続出力し故障時にはこ
れを出力しない複数個のＣＰＵと、夫々のＣＰＵのクリ
ア信号を受けており、少なくとも一つのＣＰＵからクリ
ア信号が入力されない場合にはその旨の信号を出力する
第２の判定回路と、第２判定回路の出力信号を受けてお
り全てのＣＰＵに動作停止命令を出力する第３の判定回
路とを備えたことを特徴とするマルチプロセッサ暴走停
止システム。 - （３）前記ＣＰＵは２個備えられ、前記第２の判定回路
はフリップフロップであって夫々のＣＰＵからのクリア
信号がセット端子及びリセット端子に夫々入力されるよ
う接続され、前記第３の判定回路からの停止信号が全て
のＣＰＵに入力されるよう接続する回路を備えたことを
特徴とする特許請求の範囲第２項記載のマルチプロセッ
サ暴走停止システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000860A JPS63167941A (ja) | 1987-01-05 | 1987-01-05 | マルチプロセツサ暴走停止システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000860A JPS63167941A (ja) | 1987-01-05 | 1987-01-05 | マルチプロセツサ暴走停止システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63167941A true JPS63167941A (ja) | 1988-07-12 |
Family
ID=11485419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000860A Pending JPS63167941A (ja) | 1987-01-05 | 1987-01-05 | マルチプロセツサ暴走停止システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63167941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282345A (ja) * | 1988-09-20 | 1990-03-22 | Hitachi Chem Co Ltd | マルチプロセッサシステムの暴走停止方法及びその方法を用いた装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843020A (ja) * | 1981-09-05 | 1983-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 論理装置のリセツト回路 |
| JPS5916304A (ja) * | 1982-07-20 | 1984-01-27 | 株式会社東芝 | 非直線抵抗体 |
| JPS62143145A (ja) * | 1985-12-17 | 1987-06-26 | Matsushita Electric Ind Co Ltd | 誤動作検出回路 |
-
1987
- 1987-01-05 JP JP62000860A patent/JPS63167941A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843020A (ja) * | 1981-09-05 | 1983-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 論理装置のリセツト回路 |
| JPS5916304A (ja) * | 1982-07-20 | 1984-01-27 | 株式会社東芝 | 非直線抵抗体 |
| JPS62143145A (ja) * | 1985-12-17 | 1987-06-26 | Matsushita Electric Ind Co Ltd | 誤動作検出回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282345A (ja) * | 1988-09-20 | 1990-03-22 | Hitachi Chem Co Ltd | マルチプロセッサシステムの暴走停止方法及びその方法を用いた装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5491787A (en) | Fault tolerant digital computer system having two processors which periodically alternate as master and slave | |
| JPH0346854B2 (ja) | ||
| JP2000187600A (ja) | ウオッチドッグタイマ方式 | |
| JPH06314219A (ja) | ウォッチドッグタイマ | |
| JPS63167941A (ja) | マルチプロセツサ暴走停止システム | |
| JPH07334392A (ja) | リセット装置及び異常動作検出装置 | |
| JP2998804B2 (ja) | マルチマイクロプロセッサシステム | |
| EP0342261B1 (en) | Arrangement for error recovery in a self-guarding data processing system | |
| JPH0384640A (ja) | 障害情報通知方式 | |
| SU1035596A2 (ru) | Устройство дл сопр жени двух вычислительных машин | |
| JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
| JPH05233576A (ja) | 二重システム | |
| SU1365086A1 (ru) | Устройство дл контрол блоков управлени | |
| SU1550526A1 (ru) | Устройство взаимного перезапуска абонентов | |
| JPS60140440A (ja) | 中央処理装置 | |
| JP2749994B2 (ja) | 数値制御装置 | |
| SU615483A1 (ru) | Вычислительна система | |
| JPH0573360A (ja) | ウオツチドツグ・タイマ | |
| JPS6330660B2 (ja) | ||
| JPH10143393A (ja) | 診断処理装置 | |
| JPS61241848A (ja) | 電子計算機の異常検出回路 | |
| JPS6111859A (ja) | 異常検出装置 | |
| JPH041830A (ja) | Ｃｐｕ監視回路 | |
| JPS58109942A (ja) | 診断ｍｐｕによる多重マイコン制御システム | |
| JPH04123145A (ja) | マイクロコンピュータ |