JPH0436841A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、命令実行アドレスが特定の値になった時に
割込み処理を実行することのできるマイクロコンピュー
タに関する。

（従来の技術） マイクロコンピュータは各種機器の制御用として広く用
いられており、ＴＶ、ＶＴＲ等の機器では１デツプマイ
クロコンピユータが主に使用されている。

これらのマイク【Ｊコン上ピユータはＲＯＭ１．：Ｊ各
軸されたプログラムに基ついて動作を行なう。プログラ
ムの開発段階ではシミュレータまたはエミュレータ等の
開発ツールを用いて、プログラムの実行順序を確認する
ことができる。

（発明が解決しようとする課題） しかし、マイクロコンピュータを機器に組込んだ状態で
は、プログラムの実行ＪｆｆＩ序を確認することは困難
である。特に、マスクＲＯＭ内蔵形の１チツプマイクロ
コンピユータ等ではプログラムカウンタの値が外部へ出
力されないものもあり、この場合プログラムの実行順序
の把握は不可能である。

従って、機器の動作に不具合が生じた場合には、例えば
人出力のボートの状態の変化等をもとにプログラムがど
の様に実行されているのかを推測することしかできず、
不具合点の解明に多くの時間を費やすこととなりかねな
い。また、ＲＯＭ化したプログラムの一部にバグ等があ
ることが判明した場合、たとえそのバグ等がわずかなも
のであっても、そのプログラムＲＯＭは使用できなくな
る。特に、マスクＲＯＭ内蔵型の１チップマイクロコン
ピユータでは、その１デツプマイクロコンピユータその
ものが使用できなくなるので、経済的ならびに期間的に
より大きな損失を発生ずる。

この発明はこのような課題を解決するためなされたもの
で、その目的はプログラムがどのように実行されている
かを比較的容易に確認できるとともに、必要によっては
プログラムの実行順序を変更してマスク化等されたＲＯ
Ｍもしくは１デツプマイクロコンピユータを使用できる
ようにすることのできるマイクロコンピュータを提供す
ることにある。

（課題を解決するための手段） 前記課題を解決するためこの発明に係るマイクロコンピ
ュータは、外部から入力されたアドレスに係る値とプロ
グラムカウンタの値とが一致した時に割込みを発生ずる
手段を備えたことを特徴とする。

（作用） プログラムＲＯＭの特定アドレス値をマイクロコンピュ
ータへ入力することにより、プログラムカウンタがその
特定アドレス値となフた時点で、マイクロコンピュータ
は割込み処理を実行する。

よって、この場合の割込み処理の内容をマイクロコンピ
ュータの動作停止、もしくは、特定の出力ボートへＨレ
ベルの出力を発生させるよう構成すれば、その動作停止
もしくは特定ボートの出力に基ついて、マイクロコンピ
ュータがプログラムＲＯＭの特定アドレスを実行しよう
としたことを確認することができ、プログラムの実行順
序をヂエックすることが可能となる。

また、この場合の割込み処理の内容を、外部から読み込
んだ処理を実行するように構成することにより、例えば
Ｒ，ＯＭ化したプログラム内にバグ等があっても、その
バグを除去することが可能となる。

（実施例） 以下にこの発明の実施例を添付図面に基づいて説明する
。

第１図はこの発明に係るマイクロコンピュータのブロッ
ク構成図である。

マイクロコンピュータ１は、２個のテンポラリレジスタ
（ＴＭＰＩ、ＴＭＰ２）１１，１２、算術論理演算装置
（ＡＬＬＩ）１３、演算結果等を一時記憶するレジスタ
群１４、データ等を記憶するＲＡＭ１５．プログラムを
記憶するＲＯＭ１６、プログラムの処理順序を制御する
プログラムカウンタ１７、タイミング制御を含めてこの
マイクロコンピュータ１全体の動作を制御するコントロ
ールユニット１８、動作に必要な各種クロックを発生す
るクロック発生回路（Ｏ３Ｃ）１９、入出力用の各種ボ
ート２０〜２３、割込みを発生させるアドレスを記憶す
るブレークレジスタ２４、プログラムカウンタ１７の値
とブレークレジスタ２４の値とが一致した時に割込み要
求信号（以下レジスタ割込み信号と記す）ＢＩを発生す
る一致回路２５を備える。ブレークレジスタ２４と一致
回路２５とで割込みを発生する手段２６を構成しており
、この割込み発生手段２６を除く各部の構成は従来のマ
イクロコンピュータと基本的に同じである。

プログラムカウンタ１７の値は、内部アドレスバスＡＢ
を介して、−数回路２５の一方の比較入力端子へ印加し
ている。−数回路２５の他方の比較入力端子２５ｂには
、ブレークレジスタ２４の値を入力している。−数回路
２５は、各比較入力端子２５ａ、２５ｂから入力された
値を比較する回路を備えるとともに、その比較結果が一
致した場合にはレジスタ割込み信号ＢＩを出力端子２５
ｃに出力するよう構成している。また、この−数回路２
５は、入力端子２５ｄに印加されるブレーク動作制御信
号ＢＣに基づいてレジスタ割込み信号Ｂｒを出力するか
否かの切替えが行なえるよう構成している。

ブレークレジスタ２４は、プログラムカウンタ１７と少
なくとも同一のビット長を有するラッチ回路等を備え、
各アドレス入力端子２４ａ、２４ｂに印加されているデ
ータを、制御入力端子２４Ｃに与えられるブレーク動作
制御信号ＢＣに基づいてラッチする構成としている。

各種ボー］・２０〜２３は入出力兼用ボートで構成され
るとともに、これらの中の特定のボート（この実施例で
はボート２．ボート３）２２２３は、内部データバスＤ
Ｂとのデータの入出力を行なう他に、外部から入力され
たデータをブレークレジスタ２４のアドレス入力端子２
４ａ２４ｂへ印加できるよう構成している。

コントロールユニット１８は、リセット信号Ｒ５の入力
端子１８ａ、外部割込み信号ＩＮＴの入力端子１．８　
ｂ、ブレークレジスタ２４へのアドレス設定制御信号Ｂ
Ｓの入力端子１８ｃ、レジスタ割込のが発生したことを
示す信号ＢＫを外部を出力する出力端子１８ｄ、レジス
タ割込み信号ＢＩの入力端子１８ｅ、ブレーク動作制御
信号ＢＣの出力端子１８ｆを備える。

コントロールユニット１８は、入力端子１８ｃに例えば
工］レベルのアドレス設定制御信号ＢＳが印加されると
、現在実行している処理を中断し、特定のボーｈ２２，
２３を入力ポートとして動作するよう指定するとともに
、これらのボート２２．２３に入力されているデータが
ブレークレジスタ２４の各アドレス入力端子２４ａ、２
４ｂへ印加されるよう制御する。そして、入力端子１８
ｃに印加されたアドレス設定制御信号ＢＳか■（→Ｌレ
ベルに変化した時点でコントロールユニット１８は、出
力端子１８ｆに例えばＨレベルのブレーク動作制御信号
ＢＣを出力した後、中断した処理を後口させるにう構成
している。

また、このコントロールユニット１８は、入力端子１８
ｅに一致回路２５の出力であるレジスタ割込み信号Ｂｌ
が印加されると、出力端子１８ｄにレジスタ割込みが発
生したことを示ず信号ＢＫを出力するとともに、レジス
タの退避等を行なった後に、予め設定されているレジス
タ割込みに係るアドレスをプログラムカウンタ１７ヘセ
ツトするよう構成している。なお、コンｌ−ロールユニ
ット１８はレジスタ割込み信号ＢＩを優先度の高い割込
みとして処理するよう構成しており、このレジスタ割込
み信号Ｂｌはプログラムによってマスクできないよう構
成している。

以上の構成であるから、プログラムカウンタ１７の値、
即ち次に実行されるプログラムアドレスが、ブレークレ
ジスタ２４に設定されている値ト一致した場合、一致回
路２５はレジスタ割込み信号ＢＩを発生し、コントロー
ルユニット１８はレジスタ割込みが発生したことを示す
信号ＢＫを出力するとともに、レジスタ割込み処理を実
行する。

したがって、レジスタ割込み発生時の処理内容を単に復
帰処理たけにした場合、ブレークレジスタ２４に設定し
た特定のプログラムアドレスをプログラムが実行したか
否かを出力信号ＢＫによって確認することができる。

また、レジスタ割込み発生時の処理内容を例えば待機状
態への遷移とした場合、特定のプログラムアドレスを実
行する直前でマイクロコンピュータ１の動作を停止させ
ることができる。

さらに、レジスタ割込み発生時の処理内容を、例えば外
部のメモリ等をアクセスする処理とした場合、特定のプ
ログラムアドレスを実行する直前で、新たな処理を実行
させることができる。また、外部のメモリ等にプログラ
ムの飛先アドレスデータを設定しておいて、特定のプロ
グラムアドレスを実行する直前でその飛先アドレスヘジ
ャンブさせることかできる。

なお、この実施例ではプログラム実行中においてブレー
クアドレスの設定を任意に行なえるようアドレス設定制
御信号ＢＳを用いてブレークレジスタ２４へのアドレス
値設定を行なう構成を示したが、例えばリセット信号Ｒ
５を用いてリセット状態解除時に特定のボー１−２２．
２３等に与えられているデータをブレークレジスタ２４
へ設定するよう構成してもよい。そして、この場合には
コントロールユニット１８の入力端子１８ｃに印加され
る信号の論理レベルに対応してレジスタ割込み処理を実
行するか否かを選択できるようにしてもよい。

次にこの発明の他の実施例を、第２図のブロック構成図
を参照に説明する。

第２図に示すマイクロコンピュータ２は、内部データバ
スＤＢに接続されたブレークレジスタ３４と、−数回路
３５からなる割込み発生手段３６を備える。第１図に示
したマイクロコンピュータ１はコントロールユニット１
８を介してブレークレジスタ２４へのブレークアドレス
設定を行なうものであるのに対し、第２図に示すマイク
ロコンピュータ２は、ＲＯＭ１６等に予め格納されてい
るブレークアドレス設定用のプログラムに従って各種ボ
ート２０〜２３もしくはシリアルボート３７を介して外
部より割込みを発生させるプログラムアドレスを入力す
るよう構成したものである。−数回路３５の出力である
レジスタ割込み信号ｓｘはコントロールユニット３８へ
入力され、このレジスタ割込み信号Ｂｌに基づいてコン
トロールユニット３８はレジスタ割込み処理を行なうよ
う構成している。

次に、このマイクロコンピュータ２の動作を第３図に示
すフローチャー１・を参照に説明する。

ＴＶ、ＶＴＲ等ではＲＯＭ内蔵型のマイクロコンピュー
タと、不揮発性メモリをベアで使用することで、電源印
加時に前の状態へ復帰できるようにしていることが多い
ので、この不揮発性メモリよりブレークレジスタ３４へ
設定するブレークアドレスに係るデータ、およびレジス
タ割込み処理の内容を読み込む場合について説明する。

なお、第３図においてＳｌ、、Ｓ２・・・はフローチャ
ートの各ステップを示す。また、レジスタ割込みに関連
する処理を２重枠で示す。

ＲＯＭＩ　６には、このマイクロコンピュータ２が組み
込まれる機器の動作プログラムと共に、レジスタ割込み
処理に係るプログラムが格納されている。

リセッ］−状態が解除されると、マイクロプロセッサ２
は、機器の初期状態を設定する処理を行ない（Ｓｌ）、
次いでステップＳ２で、不揮発性メモリ内の予め設定し
たアドレスＡＤＲＯからレジスタ割込みを発生させるア
ドレス値を読み出し、この読み出した値をブレークレジ
スタ３４へ格納した後、レジスタ割込みか発生しない限
り、ＲＯＭ１６内に格納されているプログラムに従って
、機器の動作を制御する（Ｓ３）。そして、次に実行す
るプログラムアドレスとブレークレジスタ３４の値とが
一致した場合、−数回路３５はレジスタ割込み信号Ｂｌ
を発生する。このレジスタ割込み信号ＢＴの発生により
、コン］・ロールユニッ）・３８はレジスタ割込みの処
理アドレスをプログラムカウンタ１７へ指示するので、
ステップＳ４以降のレジスタ割込み処理が実行される。

この実施例では、レジスタ割込み処理の内容を次のよう
にしている。まず、特定のボートにＨレベルのレジスタ
割込み発生信号を出力させ（Ｓ４）次に、不揮発性メモ
リ内で予め設定したアドレスＡＤＲＩから飛先アドレス
データを読込んだ後に（３５）、特定ボートに出力した
レジスタ割込み発生信号をＬレベルで復旧させ（ＳＳ）
、スタックポインタのデクリメント等の復旧処理を行な
って、不揮発性メモリから読込んだ飛先アドレスＡＤＲ
Ｉヘジャンブする（Ｓ７）。

レジスタ割込み発生信号を出力するので、特別な試験も
しくは測定装置等を用いないでも、レジスタ割込みの発
生を確認できる。また、このレジスタ割込み発生信号に
基づいて、必要がある場合には周辺回路の動作状態を変
更することも可能である。例えば、このレジスタ割込み
発生信号の発生回数をカウンタ等で計数し、その計数結
果に応じて飛先アドレスを選択するようにしてもよい。

このようにプログラムの流れを外部から変更することが
できるので、マスクＲＯＭ化されているプログラム内に
簡易なバグ等があって、そのバグ等の部分を削除すれば
よい場合には、不揮発性、メモリ等の飛先アドレスを外
部から与える手段を設けることにより、マスクＲＯＭ化
されたマイクロコンピュータを使用できるようにするこ
とができる。

般に割込み発生時のプログラム領域は、１〜数ステップ
程度しか確保していないので、ＲＯＭ１６に格納したプ
ログラムを大幅に変更する必要がある場合には、レジス
タ割込みを発生した時点で、プログラムの実行アドレス
を外部ＲＯＭへ移し、外部ＲＯＭ内に格納した一連のプ
ログラムを行なった後に、ＲＯＭ１６に格納したプログ
ラムの所定番地へ復帰させるよう構成してもよい。

また、このような使い方は、マスクＲＯＭ化されたプロ
グラムのハゲ対策のみならず、例えば連の商品群等の開
発に際し、共通する機能をマスクＲＯＭ化し、機種毎に
特有なプログラムを外付ＲＯＭに格納する等して、開発
ならひに生産の効率化に積極的に展開することができる
。

（発明の効果） 以」：説明したようにこの発明に係るマイクロコンピュ
ータは、外部から入力されたアドレスに係る値とプログ
ラムカウンタの値とが一致した時に割込みを発生させる
構成としたので、以下の効果を有する。

プログラムの実行Ｊｌ序の特定を専用の測定器等を用い
ずに容易に行なうことができる。

マスクＲＯＭ化されたプログラムに不具合等があっても
、割込み処理によってプログラムの実行順序を変更した
り、別のプログラムを実行させることかできるので、そ
のマスクＲＯＭ化した部分を交換することなく、一部の
仕様変更やバグ対策が可能である。

【図面の簡単な説明】

第１図はこの発明に係るマイクロコンピュータのブロッ
ク構成図、第２図は他の実施例のブロック構成図、第３
図はレジスタ割込みの動作フローヂャートである。 １．２・・・マイクロコンピュータ、１６・・・ＲＯＭ
１１７・・・プログラムカウンタ、１８．３８川コント
ロールユニツト、２０〜２３・・・各種ボート、２４、
．３４・・・ブレークレジスタ、２５．３５・・・数回
路、２６．３６・・・割込み発生手段、３７・・・シリ
アルボート、ＡＢ・・・内部アドレスバス、ＢＴ・・・
レジスタ割込み信号、ＢＳ・・・アドレス設定制御信号
、ＤＢ・・・内部データバス。

Claims (1)

【特許請求の範囲】
1. 外部から入力されたアドレスに係る値とプログラムカウ
   ンタの値とが一致した時に割込みを発生する手段を備え
   たことを特徴とするマイクロコンピュータ。