JPH0159608B2 - - Google Patents
Info
- Publication number
- JPH0159608B2 JPH0159608B2 JP56210788A JP21078881A JPH0159608B2 JP H0159608 B2 JPH0159608 B2 JP H0159608B2 JP 56210788 A JP56210788 A JP 56210788A JP 21078881 A JP21078881 A JP 21078881A JP H0159608 B2 JPH0159608 B2 JP H0159608B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- program
- circuit
- rom
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000004069 differentiation Effects 0.000 claims description 9
- 230000007257 malfunction Effects 0.000 description 20
- 230000015654 memory Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明はCPUのプログラムカウンタの同一
アドレス上に複数の被制御装置のアドレスを設定
し、これら複数の被制御装置をプログラムエリア
切換回路によつて単一に切換え制御するCPU制
御回路に関する。
アドレス上に複数の被制御装置のアドレスを設定
し、これら複数の被制御装置をプログラムエリア
切換回路によつて単一に切換え制御するCPU制
御回路に関する。
たとえば電子式キヤツシユレジスタにおいて、
このキヤツシユレジスタを１チツプのCPUで構
成したとき、ROMやRAMの外部メモリ、表示
器やプリンタなどの入出力デバイスはすべて
CPUにて制御される。つまりCPUはアドレスデ
コーダなどにて外部メモリが入出力デバイスを指
定してデコーダの送受を行なう。
このキヤツシユレジスタを１チツプのCPUで構
成したとき、ROMやRAMの外部メモリ、表示
器やプリンタなどの入出力デバイスはすべて
CPUにて制御される。つまりCPUはアドレスデ
コーダなどにて外部メモリが入出力デバイスを指
定してデコーダの送受を行なう。
しかしCPUは外部メモリや入出力デバイスを
指定できるアドレスには限度があり、たとえば外
部メモリが全アドレス領域を越えた場合、１チツ
プのCPUでは制御しきれない。そこでCPUのプ
ログラムカウンタの一つのアドレスをラツチ回路
に与え、拡張するメモリのバンクデータをラツチ
回路にセツトし、そのデータをデコーダで振分け
て、同一アドレス領域上に複数のメモリを拡張す
ることができる。
指定できるアドレスには限度があり、たとえば外
部メモリが全アドレス領域を越えた場合、１チツ
プのCPUでは制御しきれない。そこでCPUのプ
ログラムカウンタの一つのアドレスをラツチ回路
に与え、拡張するメモリのバンクデータをラツチ
回路にセツトし、そのデータをデコーダで振分け
て、同一アドレス領域上に複数のメモリを拡張す
ることができる。
しかし、上述のラツチ回路およびデコーダによ
つて構成されるプログラムエリア切換回路が誤動
作すると本来実行すべきプログラムとは違つたプ
ログラムを実行する誤動作が生じることになる。
つて構成されるプログラムエリア切換回路が誤動
作すると本来実行すべきプログラムとは違つたプ
ログラムを実行する誤動作が生じることになる。
そのために、プログラムエリア切換回路が正常
に動作しているかを検出する検出手段を設けなけ
ればならない。
に動作しているかを検出する検出手段を設けなけ
ればならない。
たとえば第１図に示す制御回路において説明す
ると、CPU１にはROM２、RAM３、入出力デ
バイス４がアドレスデーコーダ５を介して制御さ
れ、ROM２に格納されているプログラムに沿つ
て各回路装置が駆動制御されるが、上述のROM
２の容量が不足したとき、ROMを拡張して、別
のROM２１，２２…２ｎがバンク１，２…ｎと
して付加され、これに伴なつてラツチ回路６、デ
コーダ７、センス回路８が付加され、ゲート９，
１０によつてROM２１，２２は切換えられる。
ると、CPU１にはROM２、RAM３、入出力デ
バイス４がアドレスデーコーダ５を介して制御さ
れ、ROM２に格納されているプログラムに沿つ
て各回路装置が駆動制御されるが、上述のROM
２の容量が不足したとき、ROMを拡張して、別
のROM２１，２２…２ｎがバンク１，２…ｎと
して付加され、これに伴なつてラツチ回路６、デ
コーダ７、センス回路８が付加され、ゲート９，
１０によつてROM２１，２２は切換えられる。
第２図はCPU１に内蔵のプログラムカウンタ
に対するアドレス配置を示し、上述のプログラム
カウンタのアドレスは０〜3999であるとすれば、
ROM２２…２ｎのアドレスがないため、これら
のアドレスはROM２と同一のアドレス上に設定
される。
に対するアドレス配置を示し、上述のプログラム
カウンタのアドレスは０〜3999であるとすれば、
ROM２２…２ｎのアドレスがないため、これら
のアドレスはROM２と同一のアドレス上に設定
される。
第３図に基づいて制御動作を説明すれば、
CPU１はステツプ１１でプログラムカウンタで
指定されるアドレス０〜900までの処理、すなわ
ちROM２のプログラムを実行する。
CPU１はステツプ１１でプログラムカウンタで
指定されるアドレス０〜900までの処理、すなわ
ちROM２のプログラムを実行する。
ついでROM２２を制御するプログラムであれ
ば、ステツプ１２で上述弐ROM２２を示すバン
クデータ２をラツチ回路６にセツトすると共に、
RAM３の所定のエリアにストアする。
ば、ステツプ１２で上述弐ROM２２を示すバン
クデータ２をラツチ回路６にセツトすると共に、
RAM３の所定のエリアにストアする。
上述のラツチ回路６にセツトされたバンクデー
タ２はデコーダによつて解読され、ゲート１０が
開かれてROM２２がアドレス指定され、ステツ
プ１３でプログラムカウンタで指定されるアドレ
ス1000〜1999までのROM２２に対する処理を実
行する。
タ２はデコーダによつて解読され、ゲート１０が
開かれてROM２２がアドレス指定され、ステツ
プ１３でプログラムカウンタで指定されるアドレ
ス1000〜1999までのROM２２に対する処理を実
行する。
上述のROM２２の処理が終了すると、CPU１
はステツプ１４でラツチ回路６に設定したバンク
データ２をセンス回路８で読取り、さらにステツ
プ１５でRAM３にストアしたバンクデータ２と
比較して、一致しているかを判定する。
はステツプ１４でラツチ回路６に設定したバンク
データ２をセンス回路８で読取り、さらにステツ
プ１５でRAM３にストアしたバンクデータ２と
比較して、一致しているかを判定する。
上述の判定で一致していないときはラツチ回路
６およびデコーダ７によるプログラムエリア切換
回路が誤動作したと判定され、CPU１はステツ
プ１６でエラー処理を実行するためにプログラム
カウンタでアドレス991〜999を指定してROM２
で実行される処理たとえばエラーであることをブ
ザーなどで警報し、処理を停止する。
６およびデコーダ７によるプログラムエリア切換
回路が誤動作したと判定され、CPU１はステツ
プ１６でエラー処理を実行するためにプログラム
カウンタでアドレス991〜999を指定してROM２
で実行される処理たとえばエラーであることをブ
ザーなどで警報し、処理を停止する。
前述のステツプ１５の判定で一致が判定された
ときは、つぎのプログラムを実行する。たとえば
ROM２ｎの制御であれば、CPU１はステツプ１
７で、上述のROM２ｎを示すバンクデータｎを
ラツチ回路６にセツトすると共に、RAMの所定
のエリアにストアする。
ときは、つぎのプログラムを実行する。たとえば
ROM２ｎの制御であれば、CPU１はステツプ１
７で、上述のROM２ｎを示すバンクデータｎを
ラツチ回路６にセツトすると共に、RAMの所定
のエリアにストアする。
上述のラツチ回路６にセツトされたバンクデー
タｎはデコーダによつて解読され、ROM２ｎの
ゲートが開かれて、アドレス指定され、ステツプ
１８でプログラムカウンタで指定されるアドレス
1000〜1999までのROM２ｎに対する処理を実行
する。
タｎはデコーダによつて解読され、ROM２ｎの
ゲートが開かれて、アドレス指定され、ステツプ
１８でプログラムカウンタで指定されるアドレス
1000〜1999までのROM２ｎに対する処理を実行
する。
CPU１はステツプ１９でラツチ回路６にセツ
トしたバンクデータｎをセンサ回路７で読取り、
さらにステツプ２０でRAM３にストアしたバン
クデータｎと比較して誤動作していないかを判定
する。
トしたバンクデータｎをセンサ回路７で読取り、
さらにステツプ２０でRAM３にストアしたバン
クデータｎと比較して誤動作していないかを判定
する。
誤動作が判定されたときは前述のステツプ１６
でエラー処理され、正常動作が判定されたとき
は、CPU１は表示数２１でプログラムカウンタ
でアドレス905〜990でアドレス指定されるROM
２のプログラムを実行してスタートにジヤンプす
る。
でエラー処理され、正常動作が判定されたとき
は、CPU１は表示数２１でプログラムカウンタ
でアドレス905〜990でアドレス指定されるROM
２のプログラムを実行してスタートにジヤンプす
る。
このように第１図に示す制御回路では拡張され
た一つのROM２１または２２あるいは２ｎがそ
のプログラムを実行して終了したとき、プログラ
ムエリア切換回路が誤動作していないかをチエツ
クしている。
た一つのROM２１または２２あるいは２ｎがそ
のプログラムを実行して終了したとき、プログラ
ムエリア切換回路が誤動作していないかをチエツ
クしている。
この場合第４図イに示すように、一つのROM
に対しての処理中に１回の誤動作であれば、前述
のステツプ１５または２０で検出することができ
るが、第４図ロに示すように、２回または偶数回
の誤動作が発生した場合は、チエツク時点が前述
のようにプログラム実行終了時であるため、誤動
作を検出することができず、正常と判定する不都
合が生じる。
に対しての処理中に１回の誤動作であれば、前述
のステツプ１５または２０で検出することができ
るが、第４図ロに示すように、２回または偶数回
の誤動作が発生した場合は、チエツク時点が前述
のようにプログラム実行終了時であるため、誤動
作を検出することができず、正常と判定する不都
合が生じる。
そこでこの発明は上述のような偶数回数の誤動
作発生でもこれを確実に検出することのできる
CPU制御回路の提供を目的とする。
作発生でもこれを確実に検出することのできる
CPU制御回路の提供を目的とする。
そしてこの発明によれば、プログラムエリア切
換回路に論理微分回路を接続しているので、プロ
グラムエリア切換回路の制御出力が切換えられた
とき、すなわち、この回路が一つのROMなどの
被制御装置を制御しているときに、その制御出力
が切換つて他のROMなどの被制御装置を誤つて
制御すれば、論理微分回路から出力が生じるの
で、プログラムエリア切換回路の誤動作を論理微
分回路が確実に検出し、そしてこの出力によつ
て、CPUにエラー処理の割込みを行なうので、
誤動作に対して即対処することができる。
換回路に論理微分回路を接続しているので、プロ
グラムエリア切換回路の制御出力が切換えられた
とき、すなわち、この回路が一つのROMなどの
被制御装置を制御しているときに、その制御出力
が切換つて他のROMなどの被制御装置を誤つて
制御すれば、論理微分回路から出力が生じるの
で、プログラムエリア切換回路の誤動作を論理微
分回路が確実に検出し、そしてこの出力によつ
て、CPUにエラー処理の割込みを行なうので、
誤動作に対して即対処することができる。
このような特徴を有するこの発明の一実施例を
以下図面に基づいて詳述する。
以下図面に基づいて詳述する。
図面は電子式キヤツシユレジスタのCPU制御
回路を示し、第５図において、CPU３０はプロ
グラムカウンタPC、スタツクポインタSP、デー
タレジスタDRを有し、プログラムカウンタPCで
指定されるアドレスの各回路装置を制御し、
ROM３１は制御プログラムが格納されている他
に、後述するラツチ回路とそのデコーダによつて
構成されるプログラムエリア切換回路が誤動作し
たときに処理するエラー処理プログラムおよび誤
動作時の割込み処理プログラムが格納されてい
る。
回路を示し、第５図において、CPU３０はプロ
グラムカウンタPC、スタツクポインタSP、デー
タレジスタDRを有し、プログラムカウンタPCで
指定されるアドレスの各回路装置を制御し、
ROM３１は制御プログラムが格納されている他
に、後述するラツチ回路とそのデコーダによつて
構成されるプログラムエリア切換回路が誤動作し
たときに処理するエラー処理プログラムおよび誤
動作時の割込み処理プログラムが格納されてい
る。
ROM３１１〜３１ｎは拡張したROMであつ
てバンク１〜ｎが設定され、これらは同一のアド
レス上に設定され、制御プログラムを格納してお
り、前述したプログラムエリア切換回路によつて
単一のROMが制御される。
てバンク１〜ｎが設定され、これらは同一のアド
レス上に設定され、制御プログラムを格納してお
り、前述したプログラムエリア切換回路によつて
単一のROMが制御される。
RAM３２は各種のデータをストアするエリア
の他に、バンク番号をストアするエリア、および
スタツクメモリを備えている。
の他に、バンク番号をストアするエリア、および
スタツクメモリを備えている。
入出力デバイス３３はたとえば表示器、プリン
タ、キーボード、ブザー、スピーカ等であつて、
キヤツシユレジスタを構成するに要する装置類で
ある。
タ、キーボード、ブザー、スピーカ等であつて、
キヤツシユレジスタを構成するに要する装置類で
ある。
ラツチ回路３４およびデコーダ３５はプログラ
ムエリア切換回路３６を構成し、ラツチ回路３４
にセツトされたバンク番号をデコーダ３５で解読
してバンク番号に対応する拡張ROM３１１〜３
１ｎの一つを制御する。
ムエリア切換回路３６を構成し、ラツチ回路３４
にセツトされたバンク番号をデコーダ３５で解読
してバンク番号に対応する拡張ROM３１１〜３
１ｎの一つを制御する。
センス回路３７はラツチ回路３４にセツトされ
たバンク番号を読取る。
たバンク番号を読取る。
論理微分回路３８はプログラムエリア切換回路
３６の誤動作を検出して、この出力でCPU３０
に割込みを行なう。
３６の誤動作を検出して、この出力でCPU３０
に割込みを行なう。
上述の論理微分回路３６は前段のデコーダ３５
から出力される各制様出力ごとに、すなわち拡張
ROM３１１〜３１ｎの個々に対応して設けられ
る。
から出力される各制様出力ごとに、すなわち拡張
ROM３１１〜３１ｎの個々に対応して設けられ
る。
その一つの構成は第６図に示すように、２個の
フリツプ、フロツプ（以下FFと略記する）３９，
４０を直列に接続し、FF３９のセツト出力側と
FF４０のリセツト出力側とがアンドゲート４１
に接続されていて、これらFF３９，４０はクロ
ツクパルスによつて駆動される。なおオアーゲー
ト４２は各拡張ROM３１１〜３１ｎに対応して
設けられた各論理微分回路の出力が集合され
CPU３０に接続される。
フリツプ、フロツプ（以下FFと略記する）３９，
４０を直列に接続し、FF３９のセツト出力側と
FF４０のリセツト出力側とがアンドゲート４１
に接続されていて、これらFF３９，４０はクロ
ツクパルスによつて駆動される。なおオアーゲー
ト４２は各拡張ROM３１１〜３１ｎに対応して
設けられた各論理微分回路の出力が集合され
CPU３０に接続される。
第７図にも示すように、FF３９にデコーダ３
５からの出力が入力されると、次のクロツクパル
スの立上りによつてFF３９にセツトされ、アン
ドゲート４１にはすでにFF４０のリセツト出力
が入力されているので、上述のFF３９のセツト
により、アンドゲート４１に出力が生じる。次い
で次のクロツクパルスの立上りで次段のFF４０
がセツトされるためそのリセツト出力がなくな
り、上述のアンドゲート４１の出力がなくなる。
５からの出力が入力されると、次のクロツクパル
スの立上りによつてFF３９にセツトされ、アン
ドゲート４１にはすでにFF４０のリセツト出力
が入力されているので、上述のFF３９のセツト
により、アンドゲート４１に出力が生じる。次い
で次のクロツクパルスの立上りで次段のFF４０
がセツトされるためそのリセツト出力がなくな
り、上述のアンドゲート４１の出力がなくなる。
その結果アンドゲート４１からはデコーダ３５
に出力が生じると、その出力の初期においてクロ
ツクパルスの１サイクル間の論理微分出力を生
じ、この出力がデコーダの検出出力となる。
に出力が生じると、その出力の初期においてクロ
ツクパルスの１サイクル間の論理微分出力を生
じ、この出力がデコーダの検出出力となる。
なお、前述のプログラムエリア切換回路３６は
CPU３０によるプログラムに沿つて拡張ROM３
１１〜３１ｎが切換えられるが、当然この切換え
時も上述の論理微分回路３８から出力が生じ、 CPU３０に割込みがかけられる。
CPU３０によるプログラムに沿つて拡張ROM３
１１〜３１ｎが切換えられるが、当然この切換え
時も上述の論理微分回路３８から出力が生じ、 CPU３０に割込みがかけられる。
しかし、CPU３０のプログラムによる切換え
時はCPU３０側で割込みを無効にするので、こ
れに対する処理は行なわれない。
時はCPU３０側で割込みを無効にするので、こ
れに対する処理は行なわれない。
そのために、論理微分回路３８はCPU３０の
プログラムによる切換え時以外に拡張ROM３１
１〜３１ｎが切換えられたとき、CPU３０に対
して割込みが受付けられるので、この論理微分回
路３８はプログラムエリア切換回路３６の誤動作
検出回路となる。
プログラムによる切換え時以外に拡張ROM３１
１〜３１ｎが切換えられたとき、CPU３０に対
して割込みが受付けられるので、この論理微分回
路３８はプログラムエリア切換回路３６の誤動作
検出回路となる。
つぎに第８図を参照して動作を説明する。
CPU３０はステツプ５０でプログラムカウン
タPCで指定されるアドレス０〜900までの処理、
すなわちROM３１のプログラムを実行する。
タPCで指定されるアドレス０〜900までの処理、
すなわちROM３１のプログラムを実行する。
ついで拡張ROM３１２を制御するプログラム
であれば、CPU３０はステツプ５１で論理微分
回路３８からの割込みを無効（または禁止）に
し、上述のROM３１２を示すバンクデータ２を
ラツチ回路３４にセツトすると共に、RAM３２
のバンク番号エリアにストアする。
であれば、CPU３０はステツプ５１で論理微分
回路３８からの割込みを無効（または禁止）に
し、上述のROM３１２を示すバンクデータ２を
ラツチ回路３４にセツトすると共に、RAM３２
のバンク番号エリアにストアする。
ラツチ回路３４にセツトされたバンクデータ２
はデコーダ３５で解読され、ROM３１２の制御
が指定される。
はデコーダ３５で解読され、ROM３１２の制御
が指定される。
そしてCPU３０は論理微分回路３８の割込み
無効を解除する。
無効を解除する。
CPU３０はステツプ５２でプログラムカウン
タPCで指定されるアドレス1000〜1999までの処
理を拡張ROM３１２に格納されたプログラムで
実行する。
タPCで指定されるアドレス1000〜1999までの処
理を拡張ROM３１２に格納されたプログラムで
実行する。
CPU３０はステツプ５３で、拡張ROM３１ｎ
を制御するプログラムであれば、論理微分回路３
８からの割込みを無効にし、上述のROM３１ｎ
を示すバンクデータｎをラツチ回路３４にセツト
すると共に、RAM３２のバンク番号エリアにス
トアする。
を制御するプログラムであれば、論理微分回路３
８からの割込みを無効にし、上述のROM３１ｎ
を示すバンクデータｎをラツチ回路３４にセツト
すると共に、RAM３２のバンク番号エリアにス
トアする。
ラツチ回路３４にセツトされたバンクデータｎ
はデコーダ３５で解読され、ROM３１ｎの制御
が指定される。
はデコーダ３５で解読され、ROM３１ｎの制御
が指定される。
そしてCPU３０は論理微分回路３８の割込み
無効を解除する。
無効を解除する。
CPU３０はステツプ５４で、プログラムカウ
ンタPCで指定されるアドレス1000〜1999までの
処理を拡張ROM３１ｎに格納されたプログラム
で実行する。
ンタPCで指定されるアドレス1000〜1999までの
処理を拡張ROM３１ｎに格納されたプログラム
で実行する。
CPU３０はステツプ５５でプログラムカウン
タPCで指定されるアドレス903〜950の処理を
ROM３１に格納されたプログラムで実行し、そ
してスタートにジヤンプする。
タPCで指定されるアドレス903〜950の処理を
ROM３１に格納されたプログラムで実行し、そ
してスタートにジヤンプする。
前述のステツプ５２および５４での処理実行中
に論理微分回路３８がプログラムエリア切換回路
３６の誤動作を検出すると、検出した時点で
CPU３０に割込みがかけられる。
に論理微分回路３８がプログラムエリア切換回路
３６の誤動作を検出すると、検出した時点で
CPU３０に割込みがかけられる。
RAM３２のスタツクメモリエリアにはROM
３１に格納されたエラー処理プログラムの先頭ア
ドレスがストアされ、この先頭アドレスがたとえ
ば“0991”であれば“09”をＨアドレス“91”を
Ｌアドレスとしてストアしている。
３１に格納されたエラー処理プログラムの先頭ア
ドレスがストアされ、この先頭アドレスがたとえ
ば“0991”であれば“09”をＨアドレス“91”を
Ｌアドレスとしてストアしている。
前述の割込みがかかると、CPU３０は現在実
行しているプログラムカウンタPCのアドレスが
示す処理が終了した後に上述の込み処理を実行す
る。
行しているプログラムカウンタPCのアドレスが
示す処理が終了した後に上述の込み処理を実行す
る。
この割込み処理は復帰先のプログラムカウンタ
PCの値をスタツクメモリエリアにストアする。
たとえばプログラムカウンタPCの値が“1010”
のときに割込みがかかつたときは、この“1010”
の処理を実行した後処理を中段して割込み処理を
行ない、この処理で復帰先のプログラムカウンタ
PCの値“1011”をスタツクメモリにストアする。
PCの値をスタツクメモリエリアにストアする。
たとえばプログラムカウンタPCの値が“1010”
のときに割込みがかかつたときは、この“1010”
の処理を実行した後処理を中段して割込み処理を
行ない、この処理で復帰先のプログラムカウンタ
PCの値“1011”をスタツクメモリにストアする。
すなわちCPU３０はステツプ５６でスタツク
ポインタSPを＋１加算して、RAM３２のスタツ
クメモリエリアを読出して、ステツプ５７でこの
エリアにストアされているエラー処理プログラム
のＨアドレス“09”を復帰先プログラムカウンタ
値のＨアドレス“10”に書き換え、ステツプ５８
でスタツクポインタSPを＋１加算して、スタツ
クポインタの次のエリアを読出して、ステツプ５
９でこのエリアにストアされているエラー処理プ
ログラムのＬアドレス“91”を復帰先プログラム
カウンタ値のＬアドレス“11”に書き換え、ステ
ツプ６０でスタツクポインタSPを−２減算して
元の状態に戻し、ステツプ６１で割込みRTi命令
を出すことになる。
ポインタSPを＋１加算して、RAM３２のスタツ
クメモリエリアを読出して、ステツプ５７でこの
エリアにストアされているエラー処理プログラム
のＨアドレス“09”を復帰先プログラムカウンタ
値のＨアドレス“10”に書き換え、ステツプ５８
でスタツクポインタSPを＋１加算して、スタツ
クポインタの次のエリアを読出して、ステツプ５
９でこのエリアにストアされているエラー処理プ
ログラムのＬアドレス“91”を復帰先プログラム
カウンタ値のＬアドレス“11”に書き換え、ステ
ツプ６０でスタツクポインタSPを−２減算して
元の状態に戻し、ステツプ６１で割込みRTi命令
を出すことになる。
前述のステツプ５７および５９でカウンタ値の
書換えでエラー処理の先頭アドレス“0991”が読
出されるので、このアドレスをプログラムカウン
タPCにセツトし、CPU３０はステツプ６２でプ
ログラムエリア切換回路３６の誤動作に対するエ
ラー処理を実行する。たとえば入出力デバイス３
３の中のブザーを駆動して誤動作であることを警
報し、または表示器でエラーコードを表示する。
書換えでエラー処理の先頭アドレス“0991”が読
出されるので、このアドレスをプログラムカウン
タPCにセツトし、CPU３０はステツプ６２でプ
ログラムエリア切換回路３６の誤動作に対するエ
ラー処理を実行する。たとえば入出力デバイス３
３の中のブザーを駆動して誤動作であることを警
報し、または表示器でエラーコードを表示する。
以上のようにこの実施例ではプログラムエリア
切換回路３６に誤動作が発生すると、論理微分回
路３８がその誤動作を検出し、検出した時点で
CPU３０に割込みをかけてこれに対処する。
切換回路３６に誤動作が発生すると、論理微分回
路３８がその誤動作を検出し、検出した時点で
CPU３０に割込みをかけてこれに対処する。
そのために一つの拡張ROM３１１〜３１ｎの
プログラムの実行中に偶数回の誤動作を生じる場
合でもこれを論理微分回路３８で検出し、対処さ
れる。
プログラムの実行中に偶数回の誤動作を生じる場
合でもこれを論理微分回路３８で検出し、対処さ
れる。
第１図は従来の制御回路ブロツク図。第２図は
そのアドレス領域を示す説明図。第３図はフロー
チヤート。第４図はROM切換えの誤動作を示す
タイムチヤート。以下はこの発明の一実施例を示
し、第５図は制御回路ブロツク図。第６図は論理
微分回路図。第７図はそのタイムチヤート。第８
図はフローチヤートである。 ３０……CPU、３１１〜３１ｎ……ROM、３
４……ラツチ回路、３５……デコーダ、３６……
プログラムエリア切換回路、３８……論理微分回
路、PC……プログラムカウンタ。
そのアドレス領域を示す説明図。第３図はフロー
チヤート。第４図はROM切換えの誤動作を示す
タイムチヤート。以下はこの発明の一実施例を示
し、第５図は制御回路ブロツク図。第６図は論理
微分回路図。第７図はそのタイムチヤート。第８
図はフローチヤートである。 ３０……CPU、３１１〜３１ｎ……ROM、３
４……ラツチ回路、３５……デコーダ、３６……
プログラムエリア切換回路、３８……論理微分回
路、PC……プログラムカウンタ。
Claims (1)
- 【特許請求の範囲】 １ CPUのプログラムカウンタの同一アドレス
上に複数の被制御装置のアドレスを設定し、これ
ら複数の被制御装置をプログラムエリア切換回路
によつて単一に切換え制御するCPU制御回路で
あつて、 前記プログラムエリア切換回路が一つの被制御
装置を制御している間にその制御出力が切換えら
れたこと検出する論理微分回路を設け、この論理
微分回路の出力でCPUにエラー処理の割込みを
行なうべく構成したCPU制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210788A JPS58115545A (ja) | 1981-12-29 | 1981-12-29 | Ｃｐｕ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210788A JPS58115545A (ja) | 1981-12-29 | 1981-12-29 | Ｃｐｕ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115545A JPS58115545A (ja) | 1983-07-09 |
| JPH0159608B2 true JPH0159608B2 (ja) | 1989-12-19 |
Family
ID=16595133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56210788A Granted JPS58115545A (ja) | 1981-12-29 | 1981-12-29 | Ｃｐｕ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457289U (ja) * | 1990-09-26 | 1992-05-15 |
-
1981
- 1981-12-29 JP JP56210788A patent/JPS58115545A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457289U (ja) * | 1990-09-26 | 1992-05-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58115545A (ja) | 1983-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07219809A (ja) | データ処理装置およびデータ処理方法 | |
| JPH02202642A (ja) | プログラム動作監視装置 | |
| JPH09134308A (ja) | 重要メモリ情報保護システム | |
| WO1993001542A1 (en) | Microprocessor with oem mode for power management | |
| JP2000322264A (ja) | 電子機器 | |
| JPH0159608B2 (ja) | ||
| JPH05257815A (ja) | 中央処理装置 | |
| JP3171615B2 (ja) | データ転送のリトライ制御方式 | |
| JPH04280334A (ja) | ワンチップマイクロコンピュータ | |
| JPH0764822A (ja) | マイクロコンピュータ | |
| JP2531112B2 (ja) | 情報処理装置 | |
| JP3493525B2 (ja) | プログラマブルコントローラ | |
| JPS63126007A (ja) | プログラマブル・コントロ−ラ | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JP3127737B2 (ja) | ディジタル信号処理装置 | |
| JPH07182251A (ja) | マイクロプロセッサ | |
| JPS60193046A (ja) | 命令例外検出方式 | |
| JPH0436841A (ja) | マイクロコンピュータ | |
| JPH0226252B2 (ja) | ||
| JPH09179748A (ja) | データ処理装置 | |
| JP2000020498A (ja) | マイクロコンピュータおよびその復帰方法 | |
| JPH0612292A (ja) | マイクロコンピュータ | |
| JPS6385831A (ja) | マイクロプロセツサの制御回路 | |
| JPH1139213A (ja) | マイクロコンピュータ | |
| JPH04145542A (ja) | 情報処理装置 |