JPH04145542A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 情報処理装置に関し、 システムリセットの失敗時にデパックプログラムを実行
できるようにすることを目的とし、第１のプログラムを
格納する第１のメモリと、第２のプログラムを格納する
第２のメモリと、前記第１のプログラムのスタートアド
レスを記憶する第３のメモリと、前記第２のプログラム
のスタートアドレスを記憶する第４のメモリと、電源投
入時または任意の時点でシステムをリセットするりセッ
ト手段と、システムリセット直後に第３のメモリ内のス
タートアドレスを読み出し、その内容に従って第１のプ
ログラムを読み出す読み出し手段と、前記第３のメモリ
または第１のメモリの何れか一方の読み出し失敗を検出
する検出手段と、該検出手段で読み出し失敗が検出され
ると前記第１のメモリを第２のメモリに切り換えるとと
もに、前記第３のメモリを第４のメモリに切り換える切
り換え手段と、を備え、前記第３のメモリまたは第１の
メモリの何れか一方の読み出し失敗時には、前記読み出
し手段によって第４のメモリ内のスタートアドレスを読
み出すとともに、その内容に従って第２のプログラムを
読み出すことを特徴とする。

（産業上の利用分野〕 本発明は、情報処理装置に関し、特に自己診断プログラ
ムを搭載する情報処理装置に関する。

情報処理装置にあっては、万が−の障害発生時の対策と
していわゆる「自己診断プログラム」を搭載するものが
多い。かかるプログラムを実行すると、障害範囲の特定
や障害発生時の各種データ収集などを行って、早期復旧
を補助することができる。

〔従来の技術〕

この種のプログラムを搭載する従来の情報処理装置とし
ては例えば、常用のリセットベクタ（以下、第１のベク
タ）の他にデバッグ用のりセントベクタ（以下、第２の
ベクタ）を持つものが知られている。

第１のベクタに示された常用プログラム（システムイニ
シャライズプログラムを含む）の起動後に、情報処理装
置に障害が発生すると、第２のベクタをフェッチし、該
ベクタに示されたアドレスをスタートアドレスとする自
己診断プログラム（以下、デバッグプログラムという）
を実行する。

これによれば、障害発生時点でのレジスタ内容などを記
録することができ、障害排除のための適切な対策を採る
ことができる。

〔発明が解決しようとする課題〕

しかしながら、上記従来の情報処理装置にあっては、常
用プログラムの起動後に情報処理装置に障害が発生する
と、第２のベクタをフエ、７チしてデバッグプログラム
を実行する構成となっていたため、例えば、第１のベク
タのフェッチを失敗した場合や常用プログラムの起動を
失敗した場合など、いわゆるシステムリセット（システ
ムの立ち上げともいう）を失敗した場合には、デバッグ
プログラムを実行することができないといった問題点が
あった。

本発明は、このような問題点に鑑みてなされたもので、
システムリセットの失敗時にデパックプログラムを実行
できるようにすることを目的としている。

〔課題を解決するための手段〕

本発明は、上記目的を達成するためその原理構成図を第
１図に示すように、第１のプログラムを格納する第１の
メモリと、第２のプログラムを格納する第２のメモリと
、前記第１のプログラムのスタートアドレスを記憶する
第３のメモリと、前記第２のプログラムのスタートアド
レスを記憶する第４のメモリと、電源投入時または任意
の時点でシステムをリセットするリセット手段と、シス
テムリセット直後に第３のメモリ内のスタートアドレス
を読み出し、その内容に従って第１のプログラムを読み
出す読み出し手段と、前記第３のメモリまたは第１のメ
モリの何れか一方の読み出し失敗を検出する検出手段と
、該検出手段で読み出し失敗が検出されると前記第１の
メモリを第２のメモリに切り換えるとともに、前記第３
のメモリを第４のメモリに切り換える切り換え手段と、
を備え、前記第３のメモリまたは第１のメモリの何れか
一方の読み出し失敗時には、前記読み出し手段によって
第４のメモリ内のスタートアドレスを読み出すとともに
、その内容に従って第２のプログラムを読み出すことを
特徴とする。

〔作用〕 本発明では、第１のプログラムの起動が失敗すると、ベ
クタ（プログラムのスタートアドレス）を交換して第２
のプログラムが起動される。

ここで、第１のプログラムはシステムリセットプログラ
ムを含み、また、第２のプログラムはデバッグプログラ
ムを含むものである。

したがって、システムリセットの失敗時に、デバッグプ
ログラムを起動でき、原因を追求するためのデータ収集
等を行うことができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

葉上１丘■ 第２．３図は本発明に係る情報処理装置の第１実施例を
示す図である。

第２図において、１０は第１のメモリ、１１は第２のメ
モリ、１２は第３のメモリ、１３は第４のメモリであり
、第１のメモリ１０と第３のメモリ１２でメモリ群Ａを
形成し、第２のメモリ１１と第４のメモリ１３でメモリ
群Ｂを形成する。

第１のメモリ１０はＡｄ、をスタートアドレスとする第
１のプログラムとしての常用プログラム１０ａ　（シス
テムイニシャライズプログラムを含む）を格納するもの
、第２のメモリ１１はＡｄ２をスタートアドレスとする
自己診断プログラム１ｌａ（以下、デバッグプログラム
）を格納するもの、第３のメモリ１２はＡ　ｄ　＋　を
示す第１のベクタ１２ａを格納するもの、第４のメモリ
１３はＡｄ、を示す第２のベクタ１３ａを格納するもの
である。

１４はアドレス／データバス（以下、バス）であり、バ
ス１４は、各メモリ１０．１１．１２．１３に接続され
るとともに、検出手段１５およびＣＰＵ１６に接続され
る。

検出手段１５は、バス１４のエラー（バスエラー）を検
出するもので、例えばデータにパリティエラーが発生し
たとき、あるいは、所定時間を経過してもデータが読み
出されないときに、アクセスチェンジ信号（Ｈアクティ
ブ）を発生するものである。

ＣＰＵ１６は切り換え手段および読み出し手段として機
能するもので、電源投入時または任意の時点でリセット
信号（Ｈアクティブ）を発生する例えば、リセットスイ
ッチや電源投入検出回路など（リセット手段１７）から
の当該リセット信号に応答して、第３のメモリ１２内の
第１のベクタ１２ａを読み出し、この第１のベクタ１２
ａに示されたスタートアドレスＡｄ、に従って第１のメ
モリ１０内の常用プログラム１０ａを読み出して実行す
る一方、アクセスチェンジ信号がアクティブで入力した
ときは、このアクセスチェンジ信号に応答してメモリ群
をＡ群からＢ群に切り換えるメモリ切り換え信号（Ｈア
クティブ）を発生するとともに、第４のメモリ１３内の
第２のベクタ１３ａを読み出し、この第２のベクタ１３
ａに示されたスタートアドレスＡｄｚに従って第２のメ
モリ１１内のデバッグプログラム１１ａを読み出して実
行する。

次に、作用を説明する。

第３図は第１実施例の動作タイミングチャートであり、
左半分がシステムリセット正常時、右半分が失敗時を示
している。

［システムリセット正常時コ 電源投入、またはリセットスイッチの操作によってリセ
ット信号が発生すると、まず、アクセスチェンジ信号お
よびメモリ切り換え信号の論理が点検され、この論理（
共にＬ）に従ってメモリ群Ａが指定される。次いで、Ａ
群内の第３のメモリ１２から第１のベクタ１２ａが読み
出され、この第１のベクタ１２ａに示されたスタートア
ドレスＡ　ｄ　＋に従って第１のメモリ１０から常用プ
ログラムが読み出される。そして、システムイニシャラ
イズを含む所定の処理が実行される結果、システムリセ
ットが正常に行なわれる。

［システムリセット失敗時］ 一方、検出手段１５によって、第３のメモリ１２ａから
の第１のベクタ１２ａの読み出し失敗、または、第１メ
モリ１０からの常用プログラムの読み出し失敗、の何れ
か一方が検出されると、まず、アクセスチェンジ信号が
アサ−）　（Ｈ論理）され、この論理に従ってメモリ切
り換え信号がアサート（Ｈ論理）される結果、メモリ群
がＢ群に切り換えられる。

次いで、切り換えられたメモリ群Ｂ内の第４のメモ１月
３から第２のベクタ１３ａが読み出され、この第２のベ
クタ１３ａに示されたスタートアドレスＡｄｚに従って
第２のメモリ１１からデバ・ノブプログラムが読み出さ
れる。

スナわち、システムリセットの失敗時には、常用のメモ
リ群（Ａ群）からデバッグ用のメモリ群（Ｂ群）へ読み
出し対象のメモリを切り換えることができ、その結果、
リセットベクタをデノ＼ノグ用のもの（第２のベクタ１
３ａ）に切り換えてデバッグプログラムｌｌａを起動す
ることができる。

したがって、システムリセットの失敗原因を追求するの
に必要な各種のデータ（レジスタ内容等）を収集するこ
とができる。

髪ｌ実ｌ拠 第４．５図は本発明に係る情報処理装置の第２実施例を
示す図である。

第４図において、ＣＰ　Ｕ３Ｏには検出手段２１が内蔵
されており、この検出手段２１は、リセット手段（第２
図の符号１７参照）からのリセット信号（外部リセット
信号）に応答して第１の内部リセット信号「＃１」を発
生する動作の他、バス情報をモニターして第１のメモリ
　（第２図の符号１０参照）または第３のメモリ（第２
図の符号１２参照）の何れか一方の読み出し失敗を検出
すると、所定時間後に第２の内部リセット信号「＃２」
を発生するとともに、アクセスチェンジ信号をアサート
（Ｈ論理）する動作を行う。

すなわち、第５図の動作タイミングチャートにおいて、
外部リセット信号が入力すると、第１の内部リセット信
号「＃１」が発生し、アクセスチェンジ信号およびメモ
リ切り換え信号の論理（共にＬ論理）に従ってメモリ群
Ａが指定され、第１のベクタ１２ａと常用プログラム１
０ａが順次に読み出される。

ここで、第１のベクタ１２β、常用プログラム１０ａの
何れか一方の読み出しを失敗すると、第２の内部リセッ
ト信号「＃２」が発生するとともに、アクセスチェンジ
信号がアサ−）　（Ｈ論理）され、これにより、メモリ
切り換え信号がアサート（Ｈ論理）される結果、メモリ
群Ｂが指定される。

したがって、本実施例においても、システムリセットの
失敗時にメモリ群Ｂ内のデバッグプログラムを実行でき
、システムリセットの失敗原因を追求するのに必要な各
種のデータ（レジスタ内容等）を収集することができる
。

気主夫隻拠 第６図は本発明に係る情報処理装置の第３実施例を示す
図である。

第６図において、３１は第１のメモリとしての第１ＲＯ
Ｍ（リードオンリーメモリ、なおＲＡＭ：ランダムアク
セスメモリでもよい、以下同様）、３２は第２のメモリ
としての第２ＲＯＭ、３３は第３のメモリとしての第３
ＲＯＭ、３４は第４のメモリとしての第４ＲＯＭであり
、第ｌＲＯＭ３１と第３ＲＯＭ３３でメモ’Ｊ群Ａを形
成し、第２ＲＯＭ３２と第４　ＲＯＭ３４でメモリ群Ｂ
を形成する。

第ｌＲＯＭ３１にはイニシャライズプログラムを含む常
用プログラム（第１のプログラム）が格納され、第２Ｒ
ＯＭ３２にはデバッグプログラム（第２のプログラム）
が格納され、第３ＲＯＭ３３には常用プログラムのスタ
ートアドレスを示すリセットヘクタ（第１のベクタ）が
格納され、第４ＲＯＭ３４にはデバッグプログラムのス
タートアドレスを示すデバッグ用リセットベクタ（第２
のベクタ）が格納されている。

メモリ群Ａ、Ｂ内の各メモリは、Ｌ論理イネーブルでア
クティブ指定される。例えば、切り換え信号がＬ論理で
あればメモリ群Ａが指定され、Ｈ論理であればインバー
タゲート３５によって反転された切り換え信号によって
メモリ群Ｂが指定される。

リセット手段としてのリセントボタン（あるいはリセッ
トスイッチ）３６は、手動による押し下げ時にＨアクテ
ィブの外部リセット信号を発生するもの、検出手段とし
てのバス監視回路３７は、アドレス／データバス３８の
情報をモニターしてデータパリティまたは応答時間（デ
ータの読み出し時間）を点検し、少なくとも第ｌＲＯＭ
３１または第３ＲＯＭ３３のうち何れか一方のデータ読
み出し失敗を検出すると、ハスエラー検出信号を発生す
るもの、ＡＵＴＯスイッチ３９は、デバッグプログラム
の起動を希望するか否かを設定するもので、希望時には
、Ｈ論理のＡＵＴＯリセット信号を発生するものである
。

ＣＰＵ４０内の制御部４０ａは、外部リセ−／　ト信号
に応答して内部リセット信号を発生するが、ＡＵＴｏリ
セット信号がアサート状態、すなわちデバッグプログラ
ムの起動を希望する場合であって、且つ、バスエラー検
出信号が入力すると、アクセスチェンジ信号をアサート
する。これにより、０２０３７部４０ｂから出力される
メモリ切り換え信号がＨ論理になり、その結果、読み出
し指定のメモリがメモリ群Ｂに切り換えられる。

したがって、本実施例においても、前記各実施例と同様
の作用効果が得られる他、ＡＵＴ○スイッチ３９によっ
てデバッグプログラムの起動を選択できるようにしたの
で、デバッグプログラムを起動しないほうがよい場合に
好ましいものとすることができる。

監土裏見拠 第７図は本発明に係る情報処理装置の第４実施例を示す
図であり、第２実施例の検出手段２１または第３実施例
の制御部（バス監視回路３７を含む）４０ａをＣＰＵの
周辺回路としたものである。

〔発明の効果〕

本発明によれば、システムリセット失敗時に、リセット
ベクタを切り換えてデバッグプログラムを起動すること
ができる。

したがって、障害範囲の特定や障害発生時の各種データ
収集などを容易に行うことができ、早期復旧を補助して
信顧性を向上することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２．３図は本発明に係る情報処理装置の第実施例を示
す図であり、 第２図はその構成図、 第３図はその動作タイミングチャート、第４．５図は本
発明に係る情報処理装置の第２実施例を示す図であり、 第４図はその構成図、 第５図はその動作タイミングチャート、第６図は本発明
に係る情報処理装置の第３実施例を示すその構成図、 第７図は本発明に係る情報処理装置の第４実施例を示す
その構成図である。 １０・・・・・−第１のメモリ、 １０ａ・−・・・・常用プログラム （第１のプログラム）、 １１・・・−・・第２のメモリ、 １１ａ・−・・・・デバッグプログラム（第２のプログ
ラム）、 １２・・・・・・第３のメモリ、 １２ａ・・・−第１のベクタ、 １３−・・・・第４のメモリ、 １３ａ・・・・・・第２のベクタ、 １４・・・・・・バス、 １５・・・・・・検出手段、 １６・・・・−・ＣＰＵ （切り換え手段、読み出し手段） １７・・−・−・リセット手段。 第１実施例の構成図 第２図 第２実施例の構成図 第４実施例の構成図 第７図

Claims (5)

【特許請求の範囲】
1. （１）第１のプログラムを格納する第１のメモリと、第
   ２のプログラムを格納する第２のメモリと、前記第１の
   プログラムのスタートアドレスを記憶する第３のメモリ
   と、 前記第２のプログラムのスタートアドレスを記憶する第
   ４のメモリと、 電源投入時または任意の時点でシステムをリセットする
   リセット手段と、 システムリセット直後に第３のメモリ内のスタートアド
   レスを読み出し、その内容に従って第１のプログラムを
   読み出す読み出し手段と、前記第３のメモリまたは第１
   のメモリの何れか一方の読み出し失敗を検出する検出手
   段と、該検出手段で読み出し失敗が検出されると前記第
   １のメモリを第２のメモリに切り換えるとともに、前記
   第３のメモリを第４のメモリに切り換える切り換え手段
   と、を備え、 前記第３のメモリまたは第１のメモリの何れか一方の読
   み出し失敗時には、前記読み出し手段によって第４のメ
   モリ内のスタートアドレスを読み出すとともに、その内
   容に従って第２のプログラムを読み出すことを特徴とす
   る情報処理装置。
2. （２）外部からリセット信号およびアクセスチェンジ信
   号を入力するとともに、 内部からメモリ切り替え信号を出力する情報処理装置で
   あって、 前記アクセスチェンジ信号がネゲート状態のときに前記
   メモリ切り替え信号をネゲート状態にして第１のメモリ
   からのリセットベクタフェッチを表示する一方、 前記アクセスチェンジ信号がアサート状態のときに前記
   メモリ切り替え信号をアサート状態にして第２のメモリ
   からのリセットベクタフェッチを表示することを特徴と
   するベクタリード方式。
3. （３）演算プロセッサにリセット動作を引き起こさせる
   リセット入力信号と外部バスの状態を表示するバス情報
   とを監視し、その監視結果に従ってリセット信号および
   アクセスチェンジ信号を発生する監視回路と、 該リセット信号およびアクセスチェンジ信号とに応答し
   て外部メモリを切り替えるためのメモリ切り替え信号を
   外部へ出力するＣＰＵコア部と、を演算プロセッサ内に
   具備し、 前記監視回路は、リセット入力信号がアサート状態にな
   ったことを検出すると、前記アクセスチェンジ信号をネ
   ゲート状態にするとともに、前記リセット信号をアサー
   ト状態にする通常処理状態と、 前記バス情報を通してリセットベクタフェッチ動作の異
   常状態を検出すると、前記アクセスチェンジ信号をアサ
   ート状態にするとともに、前記リセット信号をアサート
   状態にする異常処理状態との何れかの処理を実行するも
   のであって、 少なくとも前記異常処理状態時には、システムリセット
   に伴う第１のメモリからのリセットベクタフェッチの失
   敗を検出して自動的に第２のメモリからのリセットベク
   タフェッチに移行することを特徴とする演算プロセッサ
   の構成方式。
4. （４）請求項（３）の演算プロセッサにおいて、前記監
   視回路にプロセッサ外部からのＡＵＴＯリセット信号を
   入力し、 該ＡＵＴＯリセット信号がネゲート状態のときには第２
   のメモリからのリセットベクタフェッチを禁止する一方
   、 該ＡＵＴＯリセット信号がアサート状態のときには第２
   のメモリからのリセットベクタフェッチを許容すること
   を特徴とする演算プロセッサの構成方式。
5. （５）演算プロセッサにリセット動作を引き起こさせる
   リセット入力信号と外部バスの状態を表示するバス情報
   とを監視し、その監視結果に従ってリセット信号および
   アクセスチェンジ信号を発生する監視回路を、 該リセット信号およびアクセスチェンジ信号とに応答し
   て外部メモリを切り替えるためのメモリ切り替え信号を
   外部へ出力するＣＰＵコア部を含む演算プロセッサ外に
   設けたことを特徴とする演算プロセッサの構成方式。