JPH02294767A - マルチプロセッサシステムのｃｐｕ障害検出方式 - Google Patents
マルチプロセッサシステムのｃｐｕ障害検出方式Info
- Publication number
- JPH02294767A JPH02294767A JP11545689A JP11545689A JPH02294767A JP H02294767 A JPH02294767 A JP H02294767A JP 11545689 A JP11545689 A JP 11545689A JP 11545689 A JP11545689 A JP 11545689A JP H02294767 A JPH02294767 A JP H02294767A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- monitoring
- board
- alarm
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims abstract description 96
- 238000001514 detection method Methods 0.000 claims description 11
- 230000006870 function Effects 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000004092 self-diagnosis Methods 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマルチプロセッサシステムに於いてＣＰＵの障
害を検出するマルチプロセッサシステムのＣＰ［Ｊ障害
検出方式に関する。
害を検出するマルチプロセッサシステムのＣＰ［Ｊ障害
検出方式に関する。
従来、マルチプロセッサシステムに於いてはＣＰＵの障
害を検出する場合、ＣＰＵを搭載した１台のアラーム監
視盤からマルチプロセッサシステムを構成する各ＣＰＵ
盤に対して順次ポーリングデータを送出し、ポーリング
データを受信した各ＣＰＵ＠がウォッチドッグタイマに
より自己診断を行ない、その診断結果を会話機能を利用
してアラーム監視盤に送出し、アラーム監視盤に於いて
、各ＣＰＵ盤からの診断結果或いは一定時間以内の応答
の有無に基づいてＣＰＵの障害を検出するようにしてい
る． 〔発明が解決しようとする課題〕 従来は上述したように、ポーリングデータを受信したＣ
ＰＵ盤がウォッチドッグタイマを用いて自己診断を行な
い、その診断内容を会話機能を用いてアラーム監視盤に
通知するようにしているが、ウォッチドッグタイマによ
る自己診断はＣＰＵが正常処理シーケンスを通過する毎
に発生する監視用パルスをウォッチドッグタイマで一定
時間以内に検出することができるか否かに基づいてＣＰ
Ｕに障害があるか否かを判断するものであるので、上述
した従来例ではＣＰＵの会話機能及び監視パルス発生機
能のみが正常に動作していれば、他の処理機能に障害が
あってもそれを検出することができないという問題があ
った． 本発明の目的は、従来、ＣＰＵの会話機能及び監視パル
ス発生ｍ能が正常に動作している時に検出することがで
きなかったＣＰＵ障害を稜出できるようにすることにあ
る。
害を検出する場合、ＣＰＵを搭載した１台のアラーム監
視盤からマルチプロセッサシステムを構成する各ＣＰＵ
盤に対して順次ポーリングデータを送出し、ポーリング
データを受信した各ＣＰＵ＠がウォッチドッグタイマに
より自己診断を行ない、その診断結果を会話機能を利用
してアラーム監視盤に送出し、アラーム監視盤に於いて
、各ＣＰＵ盤からの診断結果或いは一定時間以内の応答
の有無に基づいてＣＰＵの障害を検出するようにしてい
る． 〔発明が解決しようとする課題〕 従来は上述したように、ポーリングデータを受信したＣ
ＰＵ盤がウォッチドッグタイマを用いて自己診断を行な
い、その診断内容を会話機能を用いてアラーム監視盤に
通知するようにしているが、ウォッチドッグタイマによ
る自己診断はＣＰＵが正常処理シーケンスを通過する毎
に発生する監視用パルスをウォッチドッグタイマで一定
時間以内に検出することができるか否かに基づいてＣＰ
Ｕに障害があるか否かを判断するものであるので、上述
した従来例ではＣＰＵの会話機能及び監視パルス発生機
能のみが正常に動作していれば、他の処理機能に障害が
あってもそれを検出することができないという問題があ
った． 本発明の目的は、従来、ＣＰＵの会話機能及び監視パル
ス発生ｍ能が正常に動作している時に検出することがで
きなかったＣＰＵ障害を稜出できるようにすることにあ
る。
本発明は上記目的を達成するため、
１台のアラーム監視盤とＣＰＵを含む複数台のＣＰＵ盤
とから構成されるマルチブロセノサシステムに於いて、 前記アラーム監視盤は前記各ＣＰＵ盤に対してそれぞれ
複数の監視アドレスを通知し、前記各ＣＰＵ盤は、 前記アラーム監視盤から通知された複数の監視アドレス
を記憶する複数の記憶手段と、該各記憶手段対応にそれ
ぞれ設けられ、自ＣＰＵ盤に設けられているＣＰＵが出
力するアドレスと対応する前記記憶手段に記憶されてい
る監視アドレスとの一致を検出する複数の比較手段と、
自ＣＰＵ盤に設けられているＣＰＵがプログラムの実行
を開始してから一定時間以内に、前記各比較手段が予め
定められた順番で一致を検出できなかった場合、前記ア
ラーム監視盤にアラーム信号を送出する監視手段と、 該監視手段がアラーム信号を出力することにより、自Ｃ
ＰＵ盤に設けられているＣＰＵに対してリセット信号を
出力するリセット手段とを有している． 〔作 用〕 アラーム監視盤は各ＣＰＵ盤に対してそれぞれ複数の監
視アドレスを通知する．各ＣＰＬＪ盤はアラーム監視盤
から自ＣＰＵ盤に対する複数の監視アドレスが通知され
ると、自ＣＰＵ盤に設けられている複数の記憶手段に監
視アドレスを１つずつ記憶させる．各記憶手段対応に設
けられている比較手段は対応する記憶手段に記憶されて
いる監視アドレスとＣＰＵが出力するアドレスとの一致
を検出する．監視手段はＣＰＵがプログラムの実行を開
始してから一定時間以内に各比較手段が予め定められた
順番で一致を検出できなかった場合、即ちプログラムの
実行順序が正常でなかった場合アラーム監視盤にアラー
ム信号を送出する．リセット手段は監視手段がアラーム
信号を出力することにより、自ＣＰＵ盤に設けられてい
るＣＰＵに対してリセット信号を出力する． 〔実施例〕 次に本発明の実施例について図面を参照して詳細に説明
する． 第１図は本発明の実施例のブロソク図であり、複数のＣ
ＰＵ盤１ａ−１ｄと、アラーム監視盤２と、入力部３１
及び表示部３２を有する入出力装置３と、アドレスバス
４と、データバス５とから構成されている．ＣＰＵ盤１
ａはＣＰＵ＠路１１と、メモリ回路１２と、パスバソフ
ァ回路１３ａ，１３ｂと、アドレスデコード回路１４と
、複数の監視アドレスランチ回路１５２〜１５Ｃと、複
数の一致検出回路１６ａｘｌ５ｃと、シーケンス監視回
路１７と、タイマ監視回路１Ｂと、アドレスランチ回路
】９と、リセット回路２０とから構成され、アラーム監
視盤２はＣＰＵ回路２ｌと、メモリ回路２２と、人出力
制御回路２３とから構成されている．また、ＣＰＵｉｌ
ａ以外のＣＰＵ盤１ｂ〜ｌｄもＣＰＵ盤１ａと同様の構
成を有している．アラーム監視盤２内のメモリ回路２２
には各ＣＰ（Ｊｆｆｉｌａ 〜ｌｄ対応に、各ＣＰＵ盤
１ ａ − １ ｄが有している監視アドレスランチ回
路の数と同数の監視アドレスが格納され、アラーム監視
盤２に於いて一括管理される．例えば、ＣＰＵ１１ａの
場合は３個の監視アドレスラノチ回路１５ａ−１５ｃを
有しているので、メモリ回路２２にはＣＰＵ盤１ａ対応
の監視アドレスとして３個の監視アドレスが格納される
。監視アドレスの格納はオペレータが入出力装置３の入
力部３１を用いて行なうものであり、その際、オペレー
タは各ＣＰＵｌｌａ−１ｄで実行されるプログラムに対
応した適切な監視アドレスを格納する。
とから構成されるマルチブロセノサシステムに於いて、 前記アラーム監視盤は前記各ＣＰＵ盤に対してそれぞれ
複数の監視アドレスを通知し、前記各ＣＰＵ盤は、 前記アラーム監視盤から通知された複数の監視アドレス
を記憶する複数の記憶手段と、該各記憶手段対応にそれ
ぞれ設けられ、自ＣＰＵ盤に設けられているＣＰＵが出
力するアドレスと対応する前記記憶手段に記憶されてい
る監視アドレスとの一致を検出する複数の比較手段と、
自ＣＰＵ盤に設けられているＣＰＵがプログラムの実行
を開始してから一定時間以内に、前記各比較手段が予め
定められた順番で一致を検出できなかった場合、前記ア
ラーム監視盤にアラーム信号を送出する監視手段と、 該監視手段がアラーム信号を出力することにより、自Ｃ
ＰＵ盤に設けられているＣＰＵに対してリセット信号を
出力するリセット手段とを有している． 〔作 用〕 アラーム監視盤は各ＣＰＵ盤に対してそれぞれ複数の監
視アドレスを通知する．各ＣＰＬＪ盤はアラーム監視盤
から自ＣＰＵ盤に対する複数の監視アドレスが通知され
ると、自ＣＰＵ盤に設けられている複数の記憶手段に監
視アドレスを１つずつ記憶させる．各記憶手段対応に設
けられている比較手段は対応する記憶手段に記憶されて
いる監視アドレスとＣＰＵが出力するアドレスとの一致
を検出する．監視手段はＣＰＵがプログラムの実行を開
始してから一定時間以内に各比較手段が予め定められた
順番で一致を検出できなかった場合、即ちプログラムの
実行順序が正常でなかった場合アラーム監視盤にアラー
ム信号を送出する．リセット手段は監視手段がアラーム
信号を出力することにより、自ＣＰＵ盤に設けられてい
るＣＰＵに対してリセット信号を出力する． 〔実施例〕 次に本発明の実施例について図面を参照して詳細に説明
する． 第１図は本発明の実施例のブロソク図であり、複数のＣ
ＰＵ盤１ａ−１ｄと、アラーム監視盤２と、入力部３１
及び表示部３２を有する入出力装置３と、アドレスバス
４と、データバス５とから構成されている．ＣＰＵ盤１
ａはＣＰＵ＠路１１と、メモリ回路１２と、パスバソフ
ァ回路１３ａ，１３ｂと、アドレスデコード回路１４と
、複数の監視アドレスランチ回路１５２〜１５Ｃと、複
数の一致検出回路１６ａｘｌ５ｃと、シーケンス監視回
路１７と、タイマ監視回路１Ｂと、アドレスランチ回路
】９と、リセット回路２０とから構成され、アラーム監
視盤２はＣＰＵ回路２ｌと、メモリ回路２２と、人出力
制御回路２３とから構成されている．また、ＣＰＵｉｌ
ａ以外のＣＰＵ盤１ｂ〜ｌｄもＣＰＵ盤１ａと同様の構
成を有している．アラーム監視盤２内のメモリ回路２２
には各ＣＰ（Ｊｆｆｉｌａ 〜ｌｄ対応に、各ＣＰＵ盤
１ ａ − １ ｄが有している監視アドレスランチ回
路の数と同数の監視アドレスが格納され、アラーム監視
盤２に於いて一括管理される．例えば、ＣＰＵ１１ａの
場合は３個の監視アドレスラノチ回路１５ａ−１５ｃを
有しているので、メモリ回路２２にはＣＰＵ盤１ａ対応
の監視アドレスとして３個の監視アドレスが格納される
。監視アドレスの格納はオペレータが入出力装置３の入
力部３１を用いて行なうものであり、その際、オペレー
タは各ＣＰＵｌｌａ−１ｄで実行されるプログラムに対
応した適切な監視アドレスを格納する。
次に、ＣＰＵの障害を検出する場合の動作を説明する。
ＣＰＵの障害を検出する場合、オペレータはＣＰＵｌＩ
ａ〜１ｄでプログラムの実行を開始させる前に、入力部
３１を用いてアラーム監視盤２に対して各ＣＰＵ盤１
ａ − １ ｄ内の監視アドレスラッチ回路１５２〜１
５Ｃに監視アドレスをラフチさせることを指示する．こ
の指示を受けると、アラーム監視盤Ｚ内のＣＰＵ回路２
１はメモリ回路２２に格納されている各ＣＰＬＩ盤１ａ
〜１ｄ対応の監視アドレスを順次データバス５に出力す
ると共に、各監視アドレスラッチ回路に割り当てられて
いるアドレスを順次アドレスバス４に出力する．例えば
、ＣＰＵ盤ｌａ内の監視アドレスラッチ回路１５２〜１
５ｃに監視アドレスをラッチさせる場合は、アラーム監
視盤２内のＣＰＬＩ回Ｂ２］はメモリ回路２２に格納さ
れているＣＰＵ盤１ａ対応の３個の監視アドレスをデー
タバス５に順次出力すると共に、アドレスバス４に監視
アドレスラノチ回路１５ａ〜１５Ｃに割り当てられてい
るアドレスを順次出力するものである． ＣＰＵ盤ｌａ内のアドレスデコード回路１４はアドレス
バス４上に監視アドレスラッチ回路１５２〜ｆ５ｃに割
り当てられているアドレスが出力されると、監視アドレ
スランチ回路１５ａ−１５ｃに対するデコード出力を“
１゛にする．監視アドレスラッチ回路１５ａ〜１５ｃは
アドレスデコード回路１４からのデコード出力が“１”
となることにより、データバス５に出力されている監視
アドレスをラノチする．他のＣＰＵ盤１ｂ−１ｄに於い
ても同様の動作が行なわれ、アラーム監視！２から出力
された監視アドレスが内部に設けられている監視アドレ
スランチ回路にラッチされる． この後、ＣＰＵ盤ｌａ内のＣＰＵ回路１１がプログラム
の実行を開始すると、ＣＰＵ回路１１からメモリ回路１
２に出力されるアドレスがアドレスバスイネーブル信号
のタイミングでアドレスラノチ回路１９にラッチされる
．また、ＣＰＵ回路１１がプログラムの実行を開始する
ことにより、タイマ監視回路１８は時間監視動作を開始
する．一致検出回路１６ａ〜１６ｃは監視アドレスラン
チ回路１５３〜１５ｃにラッチされている監視アドレス
とアドレスラッチ回路１９にラッチされているアドレス
とを比較し、比較一致により一致検出信号を出力する。
ａ〜１ｄでプログラムの実行を開始させる前に、入力部
３１を用いてアラーム監視盤２に対して各ＣＰＵ盤１
ａ − １ ｄ内の監視アドレスラッチ回路１５２〜１
５Ｃに監視アドレスをラフチさせることを指示する．こ
の指示を受けると、アラーム監視盤Ｚ内のＣＰＵ回路２
１はメモリ回路２２に格納されている各ＣＰＬＩ盤１ａ
〜１ｄ対応の監視アドレスを順次データバス５に出力す
ると共に、各監視アドレスラッチ回路に割り当てられて
いるアドレスを順次アドレスバス４に出力する．例えば
、ＣＰＵ盤ｌａ内の監視アドレスラッチ回路１５２〜１
５ｃに監視アドレスをラッチさせる場合は、アラーム監
視盤２内のＣＰＬＩ回Ｂ２］はメモリ回路２２に格納さ
れているＣＰＵ盤１ａ対応の３個の監視アドレスをデー
タバス５に順次出力すると共に、アドレスバス４に監視
アドレスラノチ回路１５ａ〜１５Ｃに割り当てられてい
るアドレスを順次出力するものである． ＣＰＵ盤ｌａ内のアドレスデコード回路１４はアドレス
バス４上に監視アドレスラッチ回路１５２〜ｆ５ｃに割
り当てられているアドレスが出力されると、監視アドレ
スランチ回路１５ａ−１５ｃに対するデコード出力を“
１゛にする．監視アドレスラッチ回路１５ａ〜１５ｃは
アドレスデコード回路１４からのデコード出力が“１”
となることにより、データバス５に出力されている監視
アドレスをラノチする．他のＣＰＵ盤１ｂ−１ｄに於い
ても同様の動作が行なわれ、アラーム監視！２から出力
された監視アドレスが内部に設けられている監視アドレ
スランチ回路にラッチされる． この後、ＣＰＵ盤ｌａ内のＣＰＵ回路１１がプログラム
の実行を開始すると、ＣＰＵ回路１１からメモリ回路１
２に出力されるアドレスがアドレスバスイネーブル信号
のタイミングでアドレスラノチ回路１９にラッチされる
．また、ＣＰＵ回路１１がプログラムの実行を開始する
ことにより、タイマ監視回路１８は時間監視動作を開始
する．一致検出回路１６ａ〜１６ｃは監視アドレスラン
チ回路１５３〜１５ｃにラッチされている監視アドレス
とアドレスラッチ回路１９にラッチされているアドレス
とを比較し、比較一致により一致検出信号を出力する。
シーケンス監視回路ｌ７は各一敗検出回路１６８〜１６
Ｃから出力される一敗検出信号の発生順を監視しており
、予め定められている正しい順番で一致検出回路Ｉ６ａ
−１５ｃから一致検出信号が出力された場合のみ、判定
信号を出力する．タイマ監視回路１８は時間監視勤作を
開始してから一定時間以内にシーケンス監視回路１７か
ら判定信号が出力されない場合はアラーム信号を出力す
る。即ち、ＣＰＬＪ盤１ａではＣＰＵ回路ｌ！がプログ
ラムの実行を開始してから一定時間以内に、アラーム監
視盤２によって設定された監視アドレスを正しい順序で
通過しなかった場合、ＣＰＵ回路１１に障害が発生した
としてアラーム信号を出力するものである，このアラー
ム信号はリセット回路２０及びアラーム監視！３ｉ！２
に加えられる．リセット回路２０はタイマ監視回路Ｉ８
からアラーム信号が加えられることにより、ＣＰＵ回路
１１にリセット信号を加え、ＣＰＵ回路１１内の各種レ
ジスタ等の状態を初期状態に戻し、ＣＰＵ回路１１の再
立上げを可能にする．他のＣＰＵｉｌｂ−１ｄに於いて
も同様の動作が行なわれ、ＣＰＵ回路に障害がある場合
はアラーム監視盤２にアラーム信号が送出される。
Ｃから出力される一敗検出信号の発生順を監視しており
、予め定められている正しい順番で一致検出回路Ｉ６ａ
−１５ｃから一致検出信号が出力された場合のみ、判定
信号を出力する．タイマ監視回路１８は時間監視勤作を
開始してから一定時間以内にシーケンス監視回路１７か
ら判定信号が出力されない場合はアラーム信号を出力す
る。即ち、ＣＰＬＪ盤１ａではＣＰＵ回路ｌ！がプログ
ラムの実行を開始してから一定時間以内に、アラーム監
視盤２によって設定された監視アドレスを正しい順序で
通過しなかった場合、ＣＰＵ回路１１に障害が発生した
としてアラーム信号を出力するものである，このアラー
ム信号はリセット回路２０及びアラーム監視！３ｉ！２
に加えられる．リセット回路２０はタイマ監視回路Ｉ８
からアラーム信号が加えられることにより、ＣＰＵ回路
１１にリセット信号を加え、ＣＰＵ回路１１内の各種レ
ジスタ等の状態を初期状態に戻し、ＣＰＵ回路１１の再
立上げを可能にする．他のＣＰＵｉｌｂ−１ｄに於いて
も同様の動作が行なわれ、ＣＰＵ回路に障害がある場合
はアラーム監視盤２にアラーム信号が送出される。
アラーム監視盤２は各ＣＰＵ盤１ ａ − １ ｄから
送られてきたアラーム信号を収集し、収集結果を表示部
３２に表示する。
送られてきたアラーム信号を収集し、収集結果を表示部
３２に表示する。
尚、上述した実施例に於いては説明しなかったが、ＣＰ
Ｕ盤ｌ ａ − １ ｄで実行するプログラムが変更さ
れた場合は、オペレータが入力部３１を用いて新たに実
行することになったプログラム対応の監視アドレスをア
ラーム監視盤２内のメモリ回路２２に格納するものであ
り、各ＣＰＵ盤１ａ〜１ｄで実行されるプログラムが変
更された場合に於いてもＣＰＵに障害を検出することが
可能である。
Ｕ盤ｌ ａ − １ ｄで実行するプログラムが変更さ
れた場合は、オペレータが入力部３１を用いて新たに実
行することになったプログラム対応の監視アドレスをア
ラーム監視盤２内のメモリ回路２２に格納するものであ
り、各ＣＰＵ盤１ａ〜１ｄで実行されるプログラムが変
更された場合に於いてもＣＰＵに障害を検出することが
可能である。
以上説明したように、本発明は各ＣＰＵＩ毎にそれぞれ
複数の監視アドレスを設定しておき、ＣＰＬＪがプログ
ラムの実行を開始してから一定時間以内に予め定められ
た順番で監視アドレスを通過しなかった場合、即ち、プ
ログラムの実行順序が正常でなかった場合、アラーム監
視盤にアラーム信号を送出するようにしたものであるの
で、従来例では検出することができなかったＣＰＵの障
害を検出することができる効果がある．また、更に、本
発明は、アラーム信号が発生することにより、自ＣＰＵ
盤に設けられているＣＰＬＩに対してリセット信号を加
えるリセット手段を備えているので、ＣＰＵの暴走時に
ＣＰＬＩの自動再立上げを可能にすることができる効果
がある。
複数の監視アドレスを設定しておき、ＣＰＬＪがプログ
ラムの実行を開始してから一定時間以内に予め定められ
た順番で監視アドレスを通過しなかった場合、即ち、プ
ログラムの実行順序が正常でなかった場合、アラーム監
視盤にアラーム信号を送出するようにしたものであるの
で、従来例では検出することができなかったＣＰＵの障
害を検出することができる効果がある．また、更に、本
発明は、アラーム信号が発生することにより、自ＣＰＵ
盤に設けられているＣＰＬＩに対してリセット信号を加
えるリセット手段を備えているので、ＣＰＵの暴走時に
ＣＰＬＩの自動再立上げを可能にすることができる効果
がある。
第１図は本発明の実施例のブロソク図である。
図に於いて、ｌａ−１ｄ・・・ＣＰＵ盤、２・・・アラ
ーム監視盤、３・・・人出力装置、４・・・アドレスバ
ス、５・・・データパス、１１． ２１・・・ＣＰＵ回
路、１．２． ２２・・・メモリ回路、１３ａ，！３ｂ
・・・パスバフファ回絡、１４・・・アドレスデコード
回路、１５ａ−１５ｃ・・・監視アドレスラッチ回路、
１６ａ〜１６ｃ・・・一致検出回路、ｌ７・・・シーケ
ンス監視回路、ｌ８・・・タイマ監視回路、１９・・・
アドレスランチ回路、２０・・・リセット回路、２３・
・・入出力制御回路、３１・・・入力部、３２・・・表
示部。
ーム監視盤、３・・・人出力装置、４・・・アドレスバ
ス、５・・・データパス、１１． ２１・・・ＣＰＵ回
路、１．２． ２２・・・メモリ回路、１３ａ，！３ｂ
・・・パスバフファ回絡、１４・・・アドレスデコード
回路、１５ａ−１５ｃ・・・監視アドレスラッチ回路、
１６ａ〜１６ｃ・・・一致検出回路、ｌ７・・・シーケ
ンス監視回路、ｌ８・・・タイマ監視回路、１９・・・
アドレスランチ回路、２０・・・リセット回路、２３・
・・入出力制御回路、３１・・・入力部、３２・・・表
示部。
Claims (1)
- 【特許請求の範囲】 １台のアラーム監視盤とＣＰＵを含む複数台のＣＰＵ盤
とから構成されるマルチプロセッサシステムに於いて、 前記アラーム監視盤は前記各ＣＰＵ盤に対してそれぞれ
複数の監視アドレスを通知し、 前記各ＣＰＵ盤は、 前記アラーム監視盤から通知された複数の監視アドレス
を記憶する複数の記憶手段と、 該各記憶手段対応にそれぞれ設けられ、自ＣＰＵ盤に設
けられているＣＰＵが出力するアドレスと対応する前記
記憶手段に記憶されている監視アドレスとの一致を検出
する複数の比較手段と、自ＣＰＵ盤に設けられているＣ
ＰＵがプログラムの実行を開始してから一定時間以内に
、前記各比較手段が予め定められた順番で一致を検出で
きなかった場合、前記アラーム監視盤にアラーム信号を
送出する監視手段と、 該監視手段がアラーム信号を出力することにより、自Ｃ
ＰＵ盤に設けられているＣＰＵに対してリセット信号を
出力するリセット手段とを含むことを特徴とするマルチ
プロセッサシステムのＣＰＵ障害検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11545689A JPH02294767A (ja) | 1989-05-09 | 1989-05-09 | マルチプロセッサシステムのｃｐｕ障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11545689A JPH02294767A (ja) | 1989-05-09 | 1989-05-09 | マルチプロセッサシステムのｃｐｕ障害検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294767A true JPH02294767A (ja) | 1990-12-05 |
Family
ID=14663002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11545689A Pending JPH02294767A (ja) | 1989-05-09 | 1989-05-09 | マルチプロセッサシステムのｃｐｕ障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294767A (ja) |
-
1989
- 1989-05-09 JP JP11545689A patent/JPH02294767A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05128080A (ja) | 情報処理装置 | |
| US4839895A (en) | Early failure detection system for multiprocessor system | |
| US20040153731A1 (en) | Information processing apparatus | |
| JP2004302731A (ja) | 情報処理装置および障害診断方法 | |
| JPH02294767A (ja) | マルチプロセッサシステムのｃｐｕ障害検出方式 | |
| JPH1153225A (ja) | 障害処理装置 | |
| JP2007011639A (ja) | 入出力制御装置，情報制御装置，入出力制御方法及び情報制御方法 | |
| JPH08171504A (ja) | エミュレ−ション装置 | |
| JPH1115661A (ja) | Ｃｐｕの自己診断方法 | |
| JPH02270059A (ja) | マルチプロセッサシステムのｃｐｕ障害検出方式 | |
| JPH064301A (ja) | 時分割割込制御方式 | |
| JP2508305B2 (ja) | 初期値決定装置 | |
| JP3109573B2 (ja) | 障害ｌｓｉ検出方式 | |
| JP2990008B2 (ja) | プロセッサの自己診断方式 | |
| JPH03184134A (ja) | データ処理装置における擬似障害発生機構 | |
| KR890007083Y1 (ko) | 실시간 클럭감시에 의한 중앙처리장치의 재개회로 | |
| JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
| JP3055249B2 (ja) | プロセッサのデバッグ方式 | |
| JPH10247185A (ja) | プロセッサの故障診断方式 | |
| JPS6146535A (ja) | 擬似エラ−設定制御方式 | |
| JP2000330878A (ja) | 通信制御装置 | |
| JPS62107354A (ja) | マイクロプログラム制御装置 | |
| JPH0822441A (ja) | 情報処理装置およびその通信エラー検出方法 | |
| JPH03184133A (ja) | データ処理装置における擬似障害発生機構 | |
| JPH02272947A (ja) | 障害監視方式 |