JPH03184133A - データ処理装置における擬似障害発生機構 - Google Patents
データ処理装置における擬似障害発生機構Info
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- JPH03184133A JPH03184133A JP1323222A JP32322289A JPH03184133A JP H03184133 A JPH03184133 A JP H03184133A JP 1323222 A JP1323222 A JP 1323222A JP 32322289 A JP32322289 A JP 32322289A JP H03184133 A JPH03184133 A JP H03184133A
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- 230000007246 mechanism Effects 0.000 title claims description 8
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- 238000000034 method Methods 0.000 description 10
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- 230000006870 function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置における擬似障害発生機構に関
する。
する。
〔従来の技術]
一般にマイクロプロセッサやメモリ等を含み内蔵された
ソフトウェアに従って所定の機能を果たすデータ処理装
置の開発段階等においては、運用段階で予想される各種
の障害を擬似的に発生させ、データ処理装置が予め設定
された障害処理手順に従って障害にかかる処理を適切に
実行するか否かを診断することが行われている。そして
、かかる障害処理の診断に際して必要となる擬似障害の
発生は、従来、次のようにして行われていた。
ソフトウェアに従って所定の機能を果たすデータ処理装
置の開発段階等においては、運用段階で予想される各種
の障害を擬似的に発生させ、データ処理装置が予め設定
された障害処理手順に従って障害にかかる処理を適切に
実行するか否かを診断することが行われている。そして
、かかる障害処理の診断に際して必要となる擬似障害の
発生は、従来、次のようにして行われていた。
先ず、データ処理装置内に、値がセ・ツトされることに
よりその値に応じた擬似障害を直ちに発生させる擬似障
害レジスタ回路を設ける。次に、診断したい擬似障害モ
ードの情報すなわち擬似障害の種別が与えられるとその
擬似障害の種別を解析し、その種別に応じた値を擬似障
害レジスタ回路にセットする機能をマイクロプロセッサ
に持たせる。このようにすることにより、外部からマイ
クロプロセッサに擬似障害の種別を与えると、マイクロ
プロセッサによりその擬似障害の種別が解析されてそれ
に応じた値がIM似障害レしスク回路にセフ)され、所
望の擬似障害が発生されることになる。
よりその値に応じた擬似障害を直ちに発生させる擬似障
害レジスタ回路を設ける。次に、診断したい擬似障害モ
ードの情報すなわち擬似障害の種別が与えられるとその
擬似障害の種別を解析し、その種別に応じた値を擬似障
害レジスタ回路にセットする機能をマイクロプロセッサ
に持たせる。このようにすることにより、外部からマイ
クロプロセッサに擬似障害の種別を与えると、マイクロ
プロセッサによりその擬似障害の種別が解析されてそれ
に応じた値がIM似障害レしスク回路にセフ)され、所
望の擬似障害が発生されることになる。
上述した従来の機構によっても、擬似障害を発生させる
ことは可能であるが、擬似障害の種別が与えられると、
マイクロプロセッサはその解析。
ことは可能であるが、擬似障害の種別が与えられると、
マイクロプロセッサはその解析。
擬似障害レジスタ回路への値のセットを行い、擬似障害
レジスタ回路はその値に応じた擬似障害を直ちに発生さ
せるので、マイクロプロセッサから見れば、常に一定の
箇所すなわち擬似障害レジスタ回路に値をセットした直
後でしか擬似障害が発生しないことになり、マイクロプ
ロセッサが任意の処理を行っている時点で擬似障害を発
生させて見て障害処理が適切に行われているか否かを診
断することはできなかった。
レジスタ回路はその値に応じた擬似障害を直ちに発生さ
せるので、マイクロプロセッサから見れば、常に一定の
箇所すなわち擬似障害レジスタ回路に値をセットした直
後でしか擬似障害が発生しないことになり、マイクロプ
ロセッサが任意の処理を行っている時点で擬似障害を発
生させて見て障害処理が適切に行われているか否かを診
断することはできなかった。
そこで本発明の目的は、マイクロプロセッサが擬似障害
レジスタ回路に値をセットした時点から任意の時点で擬
似障害が発生し得るようにすることにある。
レジスタ回路に値をセットした時点から任意の時点で擬
似障害が発生し得るようにすることにある。
本発明は上記の目的を達成するために、マイクロプロセ
ッサとメモリと入出力制御部とこれらを接続するバスと
を含むデータ処理装置において、前記入出力制御部を介
して外部より受信した情報を保持する受信レジスタと、
有効信号の入力を契機として、設定された値に応じた擬
似障害を発生させる擬似障害レジスタ回路と、タイマと
、前記マイクロプロセッサから指定されたレベルの信号
を出力する有効信号ホールド回路と、前記タイマのタイ
ムアツプ時に前記擬似障害レジスタ回路に前記有効信号
を送出し、前記マイクロプロセッサからり七ノド信号が
加えられた場合に前記有効信号ホールド回路から所定の
レベルの信号が出力されているときにのみ前記有効信号
の送出を停止する有効信号発生回路とを備え、前記マイ
クロプロセッサは、前記受信レジスタに擬似障害の種別
と擬似障害の発生タイミングと固定障害か間欠障害かの
区別とを含む情報が受信されることにより、擬似障害の
種別に応じた値を前記擬似障害レジスタ回路に設定する
と共に擬似障害の発生タイミングに応じたタイマ値を前
記タイマにセットし且つ固定障害1間欠障害の区別に応
じたレベルの信号を前記有効信号ホールド回路から出力
させる動作を行う。
ッサとメモリと入出力制御部とこれらを接続するバスと
を含むデータ処理装置において、前記入出力制御部を介
して外部より受信した情報を保持する受信レジスタと、
有効信号の入力を契機として、設定された値に応じた擬
似障害を発生させる擬似障害レジスタ回路と、タイマと
、前記マイクロプロセッサから指定されたレベルの信号
を出力する有効信号ホールド回路と、前記タイマのタイ
ムアツプ時に前記擬似障害レジスタ回路に前記有効信号
を送出し、前記マイクロプロセッサからり七ノド信号が
加えられた場合に前記有効信号ホールド回路から所定の
レベルの信号が出力されているときにのみ前記有効信号
の送出を停止する有効信号発生回路とを備え、前記マイ
クロプロセッサは、前記受信レジスタに擬似障害の種別
と擬似障害の発生タイミングと固定障害か間欠障害かの
区別とを含む情報が受信されることにより、擬似障害の
種別に応じた値を前記擬似障害レジスタ回路に設定する
と共に擬似障害の発生タイミングに応じたタイマ値を前
記タイマにセットし且つ固定障害1間欠障害の区別に応
じたレベルの信号を前記有効信号ホールド回路から出力
させる動作を行う。
前記有効信号発生回路の構成としては各種考えられるが
、例えば、前記マイクロプロセッサからのリセット信号
と前記有効信号ホールド回路からの出力とを入力とする
ゲートと、このゲートの出力でリセットされ前記タイマ
のタイムアツプ時にセットされるフリップフロフプとを
含み、このフリ、7ブフロツプの出力が前記有効信号と
して前記擬似障害レジスタ回路に送出する回路が採用さ
れる。
、例えば、前記マイクロプロセッサからのリセット信号
と前記有効信号ホールド回路からの出力とを入力とする
ゲートと、このゲートの出力でリセットされ前記タイマ
のタイムアツプ時にセットされるフリップフロフプとを
含み、このフリ、7ブフロツプの出力が前記有効信号と
して前記擬似障害レジスタ回路に送出する回路が採用さ
れる。
また、前記マイクロプロセッサによって前記受信レジス
タの内容をトレース情報として前記メモリに格納させれ
ば、その後の診断解析に役立つ情報を残すことが可能で
ある。
タの内容をトレース情報として前記メモリに格納させれ
ば、その後の診断解析に役立つ情報を残すことが可能で
ある。
本発明のデータ処理装置における擬似障害発生機構にお
いては、擬似障害の種別と擬似障害の発生タイミングと
固定障害か間欠障害かの区別とを含む情報が入出力制御
部を介して外部より受信レジスタに受信されると、マイ
クロプロセッサは、受信レジスタに保持された情報中の
擬似障害の種別に応じた値を擬似障害レジスタ回路に設
定すると共に擬似障害の発生タイミングに応じたタイマ
値を前記タイマにセットし、且つ、固定障害9間欠障害
の区別に応じたレベルの信号を有効信号ホールド回路か
ら出力させる動作を行う。
いては、擬似障害の種別と擬似障害の発生タイミングと
固定障害か間欠障害かの区別とを含む情報が入出力制御
部を介して外部より受信レジスタに受信されると、マイ
クロプロセッサは、受信レジスタに保持された情報中の
擬似障害の種別に応じた値を擬似障害レジスタ回路に設
定すると共に擬似障害の発生タイミングに応じたタイマ
値を前記タイマにセットし、且つ、固定障害9間欠障害
の区別に応じたレベルの信号を有効信号ホールド回路か
ら出力させる動作を行う。
その後、上記セットされたタイマ値に相当する時間経過
後にタイマがタイムアツプすると、有効信号発生回路が
有効信号を擬似障害レジスタ回路に送出し、擬似障害レ
ジスタ回路はこの有効信号の人力を契機として、設定さ
れた値に応じた擬似障害を発生させる。
後にタイマがタイムアツプすると、有効信号発生回路が
有効信号を擬似障害レジスタ回路に送出し、擬似障害レ
ジスタ回路はこの有効信号の人力を契機として、設定さ
れた値に応じた擬似障害を発生させる。
擬似障害が発生すると、マイクロプロセッサは障害原因
の解析5障害発生部のりセット等を行うが、この障害発
生部のりセットの一環として有効信号発生回路にリセッ
ト信号を出したとき、有効信号ホールド回路から所定の
レベルの信号が出力されているときに限り有効信号発生
回路からの有効信号の送出が停止し、他のレベルの信号
が出力されていると有効信号は送出されたままホールド
される。よって、固定障害1間欠障害のうちの所望の擬
似障害が発生する。
の解析5障害発生部のりセット等を行うが、この障害発
生部のりセットの一環として有効信号発生回路にリセッ
ト信号を出したとき、有効信号ホールド回路から所定の
レベルの信号が出力されているときに限り有効信号発生
回路からの有効信号の送出が停止し、他のレベルの信号
が出力されていると有効信号は送出されたままホールド
される。よって、固定障害1間欠障害のうちの所望の擬
似障害が発生する。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第1図を参照すると、本発明を適用したデータ処理装置
の一例は、マイクロプロセッサ1.メモ’J2.入出力
制御部3.擬似障害レジスタ回路4゜タイマ5.有効信
号発生回路6.受信レジスタ7チ工ンク回路8.有効信
号ホールド回路11. これらを接続する内部バス9.
および図示しない外部装置と入出力制御部3とを接続す
る外部バス10とを含んでいる。
の一例は、マイクロプロセッサ1.メモ’J2.入出力
制御部3.擬似障害レジスタ回路4゜タイマ5.有効信
号発生回路6.受信レジスタ7チ工ンク回路8.有効信
号ホールド回路11. これらを接続する内部バス9.
および図示しない外部装置と入出力制御部3とを接続す
る外部バス10とを含んでいる。
擬似障害レジスタ回路4は設定された値に応じた擬似障
害を発生せしめる回路であり、例えば第1図中に例示す
るように、マイクロプロセッサ1から設定された値を保
持するレジスタ41と、有効信号発生回路6からの有効
信号aの人力を契機としてレジスタ41に保持された値
に応じた擬似障害を発生させる擬障発生部42とで構成
される。
害を発生せしめる回路であり、例えば第1図中に例示す
るように、マイクロプロセッサ1から設定された値を保
持するレジスタ41と、有効信号発生回路6からの有効
信号aの人力を契機としてレジスタ41に保持された値
に応じた擬似障害を発生させる擬障発生部42とで構成
される。
なお、擬似障害の種別としては、内部バス9上のデータ
のパリティチエツクを行いパリティエラーを検出すると
マイクロプロセッサ1に割り込みを通知するチエツク回
路8に信号すを加えて強制的にパリティエラーを発生さ
せるもの、マイクロプロセッサ1中の図示しないマイク
ロ命令レジスタに読み出されたマイクロ命令に付加され
たパリティピントを信号Cによって強制的に反転し同内
部の図示しないパリティチエツク回路にパリティエラー
を発生させるもの等がある。
のパリティチエツクを行いパリティエラーを検出すると
マイクロプロセッサ1に割り込みを通知するチエツク回
路8に信号すを加えて強制的にパリティエラーを発生さ
せるもの、マイクロプロセッサ1中の図示しないマイク
ロ命令レジスタに読み出されたマイクロ命令に付加され
たパリティピントを信号Cによって強制的に反転し同内
部の図示しないパリティチエツク回路にパリティエラー
を発生させるもの等がある。
タイマ5はマイクロプロセッサ1からタイマ値の設定と
起動が可能なもので、タイマ値が設定された後起動され
ると、一定時間毎にタイマ値を1ずつ減算していき、タ
イマ値がOになるとタイムアンプ信号dを有効信号発生
回路6に出力する。
起動が可能なもので、タイマ値が設定された後起動され
ると、一定時間毎にタイマ値を1ずつ減算していき、タ
イマ値がOになるとタイムアンプ信号dを有効信号発生
回路6に出力する。
有効信号発生回路6は、タイマ5からタイムアンプ信号
dが加えられると有効信号aを擬似障害レジスタ回路4
に送出する回路である。この送出した有効信号aは有効
信号ホールド回路11からの信号fが論理レベル”0”
の信号である場合にマイクロプロセッサ1からリセット
信号eが加えられたときに停止し、信号fが論理レベル
″1”の信号である場合にはマイクロプロセッサ1から
リセット信号eが加えられても停止せずホールドされる
。このような有効信号発生回路6は、例えば第1図中に
例示するように、マイクロプロセッサ1から内部バス9
を介して加えられるリセット信号eを一方の人力とし、
有効信号ホールド回路11から出力される信号fを抑止
入力とするゲート61と、このゲート61の出力でリセ
・ツトされると共にタイムアツプ信号dでセットされそ
の出力を有効信号aとするフリップフロンプロ2とで構
成することが可能である。
dが加えられると有効信号aを擬似障害レジスタ回路4
に送出する回路である。この送出した有効信号aは有効
信号ホールド回路11からの信号fが論理レベル”0”
の信号である場合にマイクロプロセッサ1からリセット
信号eが加えられたときに停止し、信号fが論理レベル
″1”の信号である場合にはマイクロプロセッサ1から
リセット信号eが加えられても停止せずホールドされる
。このような有効信号発生回路6は、例えば第1図中に
例示するように、マイクロプロセッサ1から内部バス9
を介して加えられるリセット信号eを一方の人力とし、
有効信号ホールド回路11から出力される信号fを抑止
入力とするゲート61と、このゲート61の出力でリセ
・ツトされると共にタイムアツプ信号dでセットされそ
の出力を有効信号aとするフリップフロンプロ2とで構
成することが可能である。
有効信号ホールド回路11は、マイクロプロセッサ1か
ら指定されたレヘルの信号を出力する回路であり、例え
ば第1図中に例示するように、マイクロプロセッサlか
らセット、リセット可能でその出力を信号fとして有効
信号発生回路6に送出するフリップフロップ11】を含
んで構成される。
ら指定されたレヘルの信号を出力する回路であり、例え
ば第1図中に例示するように、マイクロプロセッサlか
らセット、リセット可能でその出力を信号fとして有効
信号発生回路6に送出するフリップフロップ11】を含
んで構成される。
入出力制御部3は外部バスIOを介して図示しない外部
装置と情報の入出力を行うもので、擬似障害の発生に関
する処理としては、図示しない外部装置から擬似障害の
種別と擬似障害の発生タイミングとを含む情報が与えら
れると、これを内部バス9を介して受信レジスタ7に格
納し、データの受信があった旨の割り込みをマイクロプ
ロセッサ1に加える働きをしている。
装置と情報の入出力を行うもので、擬似障害の発生に関
する処理としては、図示しない外部装置から擬似障害の
種別と擬似障害の発生タイミングとを含む情報が与えら
れると、これを内部バス9を介して受信レジスタ7に格
納し、データの受信があった旨の割り込みをマイクロプ
ロセッサ1に加える働きをしている。
受信レジスタ7は入出力制御部3から送出された受信デ
ータを保持するレジスタであり、その内容は内部バス9
を介してマイクロプロセッサlから読み出し可能になっ
ている。
ータを保持するレジスタであり、その内容は内部バス9
を介してマイクロプロセッサlから読み出し可能になっ
ている。
メモリ2は、各種のデータやマイクロプロセッサ1で実
行すべき各種のソフトウェア等を記憶するメモリである
。
行すべき各種のソフトウェア等を記憶するメモリである
。
マイクロプロセッサ1は、当該データ処理装置の主たる
制御を司る部分で、メモリ2に記憶されたソフトウェア
等に従って所定の処理を実行する。
制御を司る部分で、メモリ2に記憶されたソフトウェア
等に従って所定の処理を実行する。
特に、受信レジスタ7に受信データが格納された旨の割
り込みが入出力制御部3から為された場合には、第2図
に示す処理を実行する。
り込みが入出力制御部3から為された場合には、第2図
に示す処理を実行する。
次に、このように構成された本実施例の動作を説明する
。
。
図示しない外部装置から、発生すべき擬似障害の種別と
どのくらいの時間が経過した後に擬似障害を発生するの
かを示す擬似障害の発生タイミングと固定障害か間欠障
害かの区別とを含む情報が外部バス10を介して当該デ
ータ処理装置に送られてくると、入出力制御部3の制御
の下にその情報が内部バス9を介して受信レジスタ7に
格納され、マイクロプロセッサlにその旨の割り込みが
為される。マイクロプロセッサ1はこの割り込みにより
現在の処理を中断して第2図に示す処理を開始する。
どのくらいの時間が経過した後に擬似障害を発生するの
かを示す擬似障害の発生タイミングと固定障害か間欠障
害かの区別とを含む情報が外部バス10を介して当該デ
ータ処理装置に送られてくると、入出力制御部3の制御
の下にその情報が内部バス9を介して受信レジスタ7に
格納され、マイクロプロセッサlにその旨の割り込みが
為される。マイクロプロセッサ1はこの割り込みにより
現在の処理を中断して第2図に示す処理を開始する。
先ず、マイクロプロセッサ1は、受信レジスタ7の内容
を内部バス9を介して読み出しトレース情報としてメモ
リ2に格納する(SL)、次に、今回の受信データを解
析しくS2)、擬似障害を発生させるための情報すなわ
ち擬似障害の種別と擬似障害の発生タイミングと固定障
害か間欠障害かの区別とを含む情報であれば、擬似障害
の発生タイミングをもとにタイマ5にタイマ値をセット
して起動すると共に、擬似障害の種別に応じた値を擬似
障害レジスタ回路4のレジスタ41にセットする(S3
.S4)、更に、固定障害か間欠障害かの区別に従って
、固定障害であれば内部バス9を介して有効信号ホール
ド回路11のフリップフロップ111をセット状態にし
、間欠障害であればフリップフロップ111をリセット
状態にする(35〜S7)。そして、中断していた処理
へ戻る。なお、処理S2で擬似障害を発生させるための
情報以外の情報と判定したときは、それに対応じた処理
へ進む。
を内部バス9を介して読み出しトレース情報としてメモ
リ2に格納する(SL)、次に、今回の受信データを解
析しくS2)、擬似障害を発生させるための情報すなわ
ち擬似障害の種別と擬似障害の発生タイミングと固定障
害か間欠障害かの区別とを含む情報であれば、擬似障害
の発生タイミングをもとにタイマ5にタイマ値をセット
して起動すると共に、擬似障害の種別に応じた値を擬似
障害レジスタ回路4のレジスタ41にセットする(S3
.S4)、更に、固定障害か間欠障害かの区別に従って
、固定障害であれば内部バス9を介して有効信号ホール
ド回路11のフリップフロップ111をセット状態にし
、間欠障害であればフリップフロップ111をリセット
状態にする(35〜S7)。そして、中断していた処理
へ戻る。なお、処理S2で擬似障害を発生させるための
情報以外の情報と判定したときは、それに対応じた処理
へ進む。
タイマ5はタイマ値がセットされ起動されると、一定時
間毎にタイマ値を1ずつ減算していく、そして、タイマ
値が0になるとタイムアツプ信号dを有効信号発生回路
6に出力する。有効信号発生回路6ではタイムアツプ信
号dが出力されると、内部のフリップフロップ62がセ
ットされてその出力が論理°“l”となり、有効信号a
が擬似障害レジスタ回路4に送出される。これにより擬
似障害レジスタ回路4における擬障発生部42が動作可
能となり、レジスタ41に設定された値に応じた擬似障
害が発生される。
間毎にタイマ値を1ずつ減算していく、そして、タイマ
値が0になるとタイムアツプ信号dを有効信号発生回路
6に出力する。有効信号発生回路6ではタイムアツプ信
号dが出力されると、内部のフリップフロップ62がセ
ットされてその出力が論理°“l”となり、有効信号a
が擬似障害レジスタ回路4に送出される。これにより擬
似障害レジスタ回路4における擬障発生部42が動作可
能となり、レジスタ41に設定された値に応じた擬似障
害が発生される。
擬似障害が発生すると、マイクロプロセッサ1は予め設
定された障害処理手順に従って、障害原因の解析、障害
発生部のりセット、その他障害にかかる各種の処理を実
行する。上記障害発生部のυセットの一環としてマイク
ロプロセッサ1は有効信号発生回路6に対しリセット信
号eを送出する。このとき、有効信号ホールド回路11
のフリップフロップ111の出力信号fが論理” 1
”であればリセット信号eはゲート61を通過しないの
でフリンブフロソブ62はセットされたままとなり、有
効信号aはなおも送出され続ける。従って、擬障発生部
42はレジスタ41に設定された値に応じた擬似障害を
再び発生することになり、擬似障害が連続して発生する
固定障害となる。他方、フリップフロップ111の出力
信号fが論理°“0″であればリセット信号eがゲー)
61を通過してフリップフロップ62がリセフトされる
ので、有効信号aは停止する。よって、擬障発生部42
は擬似障害をもはや発生せず、間欠障害となる。
定された障害処理手順に従って、障害原因の解析、障害
発生部のりセット、その他障害にかかる各種の処理を実
行する。上記障害発生部のυセットの一環としてマイク
ロプロセッサ1は有効信号発生回路6に対しリセット信
号eを送出する。このとき、有効信号ホールド回路11
のフリップフロップ111の出力信号fが論理” 1
”であればリセット信号eはゲート61を通過しないの
でフリンブフロソブ62はセットされたままとなり、有
効信号aはなおも送出され続ける。従って、擬障発生部
42はレジスタ41に設定された値に応じた擬似障害を
再び発生することになり、擬似障害が連続して発生する
固定障害となる。他方、フリップフロップ111の出力
信号fが論理°“0″であればリセット信号eがゲー)
61を通過してフリップフロップ62がリセフトされる
ので、有効信号aは停止する。よって、擬障発生部42
は擬似障害をもはや発生せず、間欠障害となる。
以上説明したように、本発明のデータ処理装置における
擬似障害発生機構においては、マイクロプロセッサが擬
似障害レジスタ回路に擬似障害の種別に対応じた値を設
定した時点から、擬似障害の発生タイミングで指定した
時間経過後に擬似障害を発生させることができるので、
擬似障害の発生タイミングの与え方によりマイクロプロ
セッサの任意の処理中に擬似障害を発生させることが可
能となる。また、区別情報によって、固定障害3間欠障
害のうちの所望の擬似障害を発生させることができる。
擬似障害発生機構においては、マイクロプロセッサが擬
似障害レジスタ回路に擬似障害の種別に対応じた値を設
定した時点から、擬似障害の発生タイミングで指定した
時間経過後に擬似障害を発生させることができるので、
擬似障害の発生タイミングの与え方によりマイクロプロ
セッサの任意の処理中に擬似障害を発生させることが可
能となる。また、区別情報によって、固定障害3間欠障
害のうちの所望の擬似障害を発生させることができる。
従って、ハードウェア及びファームウェア等を含むデー
タ処理装置全体の障害処理手順の診断をより詳細に実施
することができ、データ処理装置の信頼性を高めること
が可能となる。
タ処理装置全体の障害処理手順の診断をより詳細に実施
することができ、データ処理装置の信頼性を高めること
が可能となる。
更に、マイクロプロセッサによって受信レジスタの内容
をトレース情報としてメモリに格納することにより、そ
の後の診断解析に役立つ情報を残すことができる。
をトレース情報としてメモリに格納することにより、そ
の後の診断解析に役立つ情報を残すことができる。
第1図は本発明の一実施例の要部ブロック図および、
第2図はマイクロプロセッサ1の処理例を示す流れ図で
ある。 図において、 ■・・・マイクロプロセッサ 2・・・メモリ 3・・・入出力制御部 4・・・擬似障害レジスタ回路 5・・・タイマ 6・・・有効信号発生回路 7・・・受信レジスタ 8・・・チェンク回路 9・・・内部バス 10・・・外部バス 11・・・有効信号ホールド回路
ある。 図において、 ■・・・マイクロプロセッサ 2・・・メモリ 3・・・入出力制御部 4・・・擬似障害レジスタ回路 5・・・タイマ 6・・・有効信号発生回路 7・・・受信レジスタ 8・・・チェンク回路 9・・・内部バス 10・・・外部バス 11・・・有効信号ホールド回路
Claims (3)
- (1)マイクロプロセッサとメモリと入出力制御部とこ
れらを接続するバスとを含むデータ処理装置において、 前記入出力制御部を介して外部より受信した情報を保持
する受信レジスタと、 有効信号の入力を契機として、設定された値に応じた擬
似障害を発生させる擬似障害レジスタ回路と、 タイマと、 前記マイクロプロセッサから指定されたレベルの信号を
出力する有効信号ホールド回路と、前記タイマのタイム
アップ時に前記擬似障害レジスタ回路に前記有効信号を
送出し、前記マイクロプロセッサからリセット信号が加
えられた場合に前記有効信号ホールド回路から所定のレ
ベルの信号が出力されているときにのみ前記有効信号の
送出を停止する有効信号発生回路とを備え、前記マイク
ロプロセッサは、前記受信レジスタに擬似障害の種別と
擬似障害の発生タイミングと固定障害か間欠障害かの区
別とを含む情報が受信されることにより、擬似障害の種
別に応じた値を前記擬似障害レジスタ回路に設定すると
共に擬似障害の発生タイミングに応じたタイマ値を前記
タイマにセットし且つ固定障害、間欠障害の区別に応じ
たレベルの信号を前記有効信号ホールド回路から出力さ
せる動作を行うことを特徴とするデータ処理装置におけ
る擬似障害発生機構。 - (2)前記有効信号発生回路は、前記マイクロプロセッ
サからのリセット信号と前記有効信号ホールド回路から
の出力とを入力とするゲートと、該ゲートの出力でリセ
ットされ前記タイマのタイムアップ時にセットされるフ
リップフロップを含み、該フリップフロップの出力が前
記有効信号として前記擬似障害レジスタ回路に送出され
ることを特徴とする請求項1記載のデータ処理装置にお
ける擬似障害発生機構。 - (3)前記マイクロプロセッサは前記受信レジスタの内
容をトレース情報として前記メモリに格納することを特
徴とする請求項1記載のデータ処理装置における擬似障
害発生機構。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1323222A JPH03184133A (ja) | 1989-12-13 | 1989-12-13 | データ処理装置における擬似障害発生機構 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1323222A JPH03184133A (ja) | 1989-12-13 | 1989-12-13 | データ処理装置における擬似障害発生機構 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03184133A true JPH03184133A (ja) | 1991-08-12 |
Family
ID=18152390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1323222A Pending JPH03184133A (ja) | 1989-12-13 | 1989-12-13 | データ処理装置における擬似障害発生機構 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03184133A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5609986B2 (ja) * | 2010-11-16 | 2014-10-22 | 富士通株式会社 | 情報処理装置、送信装置及び情報処理装置の制御方法 |
-
1989
- 1989-12-13 JP JP1323222A patent/JPH03184133A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5609986B2 (ja) * | 2010-11-16 | 2014-10-22 | 富士通株式会社 | 情報処理装置、送信装置及び情報処理装置の制御方法 |
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