JPH03184133A - データ処理装置における擬似障害発生機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置における擬似障害発生機構に関
する。

〔従来の技術］ 一般にマイクロプロセッサやメモリ等を含み内蔵された
ソフトウェアに従って所定の機能を果たすデータ処理装
置の開発段階等においては、運用段階で予想される各種
の障害を擬似的に発生させ、データ処理装置が予め設定
された障害処理手順に従って障害にかかる処理を適切に
実行するか否かを診断することが行われている。そして
、かかる障害処理の診断に際して必要となる擬似障害の
発生は、従来、次のようにして行われていた。

先ず、データ処理装置内に、値がセ・ツトされることに
よりその値に応じた擬似障害を直ちに発生させる擬似障
害レジスタ回路を設ける。次に、診断したい擬似障害モ
ードの情報すなわち擬似障害の種別が与えられるとその
擬似障害の種別を解析し、その種別に応じた値を擬似障
害レジスタ回路にセットする機能をマイクロプロセッサ
に持たせる。このようにすることにより、外部からマイ
クロプロセッサに擬似障害の種別を与えると、マイクロ
プロセッサによりその擬似障害の種別が解析されてそれ
に応じた値がＩＭ似障害レしスク回路にセフ）され、所
望の擬似障害が発生されることになる。

〔発明が解決しようとする課題〕

上述した従来の機構によっても、擬似障害を発生させる
ことは可能であるが、擬似障害の種別が与えられると、
マイクロプロセッサはその解析。

擬似障害レジスタ回路への値のセットを行い、擬似障害
レジスタ回路はその値に応じた擬似障害を直ちに発生さ
せるので、マイクロプロセッサから見れば、常に一定の
箇所すなわち擬似障害レジスタ回路に値をセットした直
後でしか擬似障害が発生しないことになり、マイクロプ
ロセッサが任意の処理を行っている時点で擬似障害を発
生させて見て障害処理が適切に行われているか否かを診
断することはできなかった。

そこで本発明の目的は、マイクロプロセッサが擬似障害
レジスタ回路に値をセットした時点から任意の時点で擬
似障害が発生し得るようにすることにある。

〔課題を解決するための手段〕

本発明は上記の目的を達成するために、マイクロプロセ
ッサとメモリと入出力制御部とこれらを接続するバスと
を含むデータ処理装置において、前記入出力制御部を介
して外部より受信した情報を保持する受信レジスタと、
有効信号の入力を契機として、設定された値に応じた擬
似障害を発生させる擬似障害レジスタ回路と、タイマと
、前記マイクロプロセッサから指定されたレベルの信号
を出力する有効信号ホールド回路と、前記タイマのタイ
ムアツプ時に前記擬似障害レジスタ回路に前記有効信号
を送出し、前記マイクロプロセッサからり七ノド信号が
加えられた場合に前記有効信号ホールド回路から所定の
レベルの信号が出力されているときにのみ前記有効信号
の送出を停止する有効信号発生回路とを備え、前記マイ
クロプロセッサは、前記受信レジスタに擬似障害の種別
と擬似障害の発生タイミングと固定障害か間欠障害かの
区別とを含む情報が受信されることにより、擬似障害の
種別に応じた値を前記擬似障害レジスタ回路に設定する
と共に擬似障害の発生タイミングに応じたタイマ値を前
記タイマにセットし且つ固定障害１間欠障害の区別に応
じたレベルの信号を前記有効信号ホールド回路から出力
させる動作を行う。

前記有効信号発生回路の構成としては各種考えられるが
、例えば、前記マイクロプロセッサからのリセット信号
と前記有効信号ホールド回路からの出力とを入力とする
ゲートと、このゲートの出力でリセットされ前記タイマ
のタイムアツプ時にセットされるフリップフロフプとを
含み、このフリ、７ブフロツプの出力が前記有効信号と
して前記擬似障害レジスタ回路に送出する回路が採用さ
れる。

また、前記マイクロプロセッサによって前記受信レジス
タの内容をトレース情報として前記メモリに格納させれ
ば、その後の診断解析に役立つ情報を残すことが可能で
ある。

〔作用〕

本発明のデータ処理装置における擬似障害発生機構にお
いては、擬似障害の種別と擬似障害の発生タイミングと
固定障害か間欠障害かの区別とを含む情報が入出力制御
部を介して外部より受信レジスタに受信されると、マイ
クロプロセッサは、受信レジスタに保持された情報中の
擬似障害の種別に応じた値を擬似障害レジスタ回路に設
定すると共に擬似障害の発生タイミングに応じたタイマ
値を前記タイマにセットし、且つ、固定障害９間欠障害
の区別に応じたレベルの信号を有効信号ホールド回路か
ら出力させる動作を行う。

その後、上記セットされたタイマ値に相当する時間経過
後にタイマがタイムアツプすると、有効信号発生回路が
有効信号を擬似障害レジスタ回路に送出し、擬似障害レ
ジスタ回路はこの有効信号の人力を契機として、設定さ
れた値に応じた擬似障害を発生させる。

擬似障害が発生すると、マイクロプロセッサは障害原因
の解析５障害発生部のりセット等を行うが、この障害発
生部のりセットの一環として有効信号発生回路にリセッ
ト信号を出したとき、有効信号ホールド回路から所定の
レベルの信号が出力されているときに限り有効信号発生
回路からの有効信号の送出が停止し、他のレベルの信号
が出力されていると有効信号は送出されたままホールド
される。よって、固定障害１間欠障害のうちの所望の擬
似障害が発生する。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明を適用したデータ処理装置
の一例は、マイクロプロセッサ１．メモ’Ｊ２．入出力
制御部３．擬似障害レジスタ回路４゜タイマ５．有効信
号発生回路６．受信レジスタ７チ工ンク回路８．有効信
号ホールド回路１１．　これらを接続する内部バス９．
および図示しない外部装置と入出力制御部３とを接続す
る外部バス１０とを含んでいる。

擬似障害レジスタ回路４は設定された値に応じた擬似障
害を発生せしめる回路であり、例えば第１図中に例示す
るように、マイクロプロセッサ１から設定された値を保
持するレジスタ４１と、有効信号発生回路６からの有効
信号ａの人力を契機としてレジスタ４１に保持された値
に応じた擬似障害を発生させる擬障発生部４２とで構成
される。

なお、擬似障害の種別としては、内部バス９上のデータ
のパリティチエツクを行いパリティエラーを検出すると
マイクロプロセッサ１に割り込みを通知するチエツク回
路８に信号すを加えて強制的にパリティエラーを発生さ
せるもの、マイクロプロセッサ１中の図示しないマイク
ロ命令レジスタに読み出されたマイクロ命令に付加され
たパリティピントを信号Ｃによって強制的に反転し同内
部の図示しないパリティチエツク回路にパリティエラー
を発生させるもの等がある。

タイマ５はマイクロプロセッサ１からタイマ値の設定と
起動が可能なもので、タイマ値が設定された後起動され
ると、一定時間毎にタイマ値を１ずつ減算していき、タ
イマ値がＯになるとタイムアンプ信号ｄを有効信号発生
回路６に出力する。

有効信号発生回路６は、タイマ５からタイムアンプ信号
ｄが加えられると有効信号ａを擬似障害レジスタ回路４
に送出する回路である。この送出した有効信号ａは有効
信号ホールド回路１１からの信号ｆが論理レベル”０”
の信号である場合にマイクロプロセッサ１からリセット
信号ｅが加えられたときに停止し、信号ｆが論理レベル
″１”の信号である場合にはマイクロプロセッサ１から
リセット信号ｅが加えられても停止せずホールドされる
。このような有効信号発生回路６は、例えば第１図中に
例示するように、マイクロプロセッサ１から内部バス９
を介して加えられるリセット信号ｅを一方の人力とし、
有効信号ホールド回路１１から出力される信号ｆを抑止
入力とするゲート６１と、このゲート６１の出力でリセ
・ツトされると共にタイムアツプ信号ｄでセットされそ
の出力を有効信号ａとするフリップフロンプロ２とで構
成することが可能である。

有効信号ホールド回路１１は、マイクロプロセッサ１か
ら指定されたレヘルの信号を出力する回路であり、例え
ば第１図中に例示するように、マイクロプロセッサｌか
らセット、リセット可能でその出力を信号ｆとして有効
信号発生回路６に送出するフリップフロップ１１】を含
んで構成される。

入出力制御部３は外部バスＩＯを介して図示しない外部
装置と情報の入出力を行うもので、擬似障害の発生に関
する処理としては、図示しない外部装置から擬似障害の
種別と擬似障害の発生タイミングとを含む情報が与えら
れると、これを内部バス９を介して受信レジスタ７に格
納し、データの受信があった旨の割り込みをマイクロプ
ロセッサ１に加える働きをしている。

受信レジスタ７は入出力制御部３から送出された受信デ
ータを保持するレジスタであり、その内容は内部バス９
を介してマイクロプロセッサｌから読み出し可能になっ
ている。

メモリ２は、各種のデータやマイクロプロセッサ１で実
行すべき各種のソフトウェア等を記憶するメモリである
。

マイクロプロセッサ１は、当該データ処理装置の主たる
制御を司る部分で、メモリ２に記憶されたソフトウェア
等に従って所定の処理を実行する。

特に、受信レジスタ７に受信データが格納された旨の割
り込みが入出力制御部３から為された場合には、第２図
に示す処理を実行する。

次に、このように構成された本実施例の動作を説明する
。

図示しない外部装置から、発生すべき擬似障害の種別と
どのくらいの時間が経過した後に擬似障害を発生するの
かを示す擬似障害の発生タイミングと固定障害か間欠障
害かの区別とを含む情報が外部バス１０を介して当該デ
ータ処理装置に送られてくると、入出力制御部３の制御
の下にその情報が内部バス９を介して受信レジスタ７に
格納され、マイクロプロセッサｌにその旨の割り込みが
為される。マイクロプロセッサ１はこの割り込みにより
現在の処理を中断して第２図に示す処理を開始する。

先ず、マイクロプロセッサ１は、受信レジスタ７の内容
を内部バス９を介して読み出しトレース情報としてメモ
リ２に格納する（ＳＬ）、次に、今回の受信データを解
析しくＳ２）、擬似障害を発生させるための情報すなわ
ち擬似障害の種別と擬似障害の発生タイミングと固定障
害か間欠障害かの区別とを含む情報であれば、擬似障害
の発生タイミングをもとにタイマ５にタイマ値をセット
して起動すると共に、擬似障害の種別に応じた値を擬似
障害レジスタ回路４のレジスタ４１にセットする（Ｓ３
．Ｓ４）、更に、固定障害か間欠障害かの区別に従って
、固定障害であれば内部バス９を介して有効信号ホール
ド回路１１のフリップフロップ１１１をセット状態にし
、間欠障害であればフリップフロップ１１１をリセット
状態にする（３５〜Ｓ７）。そして、中断していた処理
へ戻る。なお、処理Ｓ２で擬似障害を発生させるための
情報以外の情報と判定したときは、それに対応じた処理
へ進む。

タイマ５はタイマ値がセットされ起動されると、一定時
間毎にタイマ値を１ずつ減算していく、そして、タイマ
値が０になるとタイムアツプ信号ｄを有効信号発生回路
６に出力する。有効信号発生回路６ではタイムアツプ信
号ｄが出力されると、内部のフリップフロップ６２がセ
ットされてその出力が論理°“ｌ”となり、有効信号ａ
が擬似障害レジスタ回路４に送出される。これにより擬
似障害レジスタ回路４における擬障発生部４２が動作可
能となり、レジスタ４１に設定された値に応じた擬似障
害が発生される。

擬似障害が発生すると、マイクロプロセッサ１は予め設
定された障害処理手順に従って、障害原因の解析、障害
発生部のりセット、その他障害にかかる各種の処理を実
行する。上記障害発生部のυセットの一環としてマイク
ロプロセッサ１は有効信号発生回路６に対しリセット信
号ｅを送出する。このとき、有効信号ホールド回路１１
のフリップフロップ１１１の出力信号ｆが論理”　１　
”であればリセット信号ｅはゲート６１を通過しないの
でフリンブフロソブ６２はセットされたままとなり、有
効信号ａはなおも送出され続ける。従って、擬障発生部
４２はレジスタ４１に設定された値に応じた擬似障害を
再び発生することになり、擬似障害が連続して発生する
固定障害となる。他方、フリップフロップ１１１の出力
信号ｆが論理°“０″であればリセット信号ｅがゲー）
６１を通過してフリップフロップ６２がリセフトされる
ので、有効信号ａは停止する。よって、擬障発生部４２
は擬似障害をもはや発生せず、間欠障害となる。

〔発明の効果〕

以上説明したように、本発明のデータ処理装置における
擬似障害発生機構においては、マイクロプロセッサが擬
似障害レジスタ回路に擬似障害の種別に対応じた値を設
定した時点から、擬似障害の発生タイミングで指定した
時間経過後に擬似障害を発生させることができるので、
擬似障害の発生タイミングの与え方によりマイクロプロ
セッサの任意の処理中に擬似障害を発生させることが可
能となる。また、区別情報によって、固定障害３間欠障
害のうちの所望の擬似障害を発生させることができる。

従って、ハードウェア及びファームウェア等を含むデー
タ処理装置全体の障害処理手順の診断をより詳細に実施
することができ、データ処理装置の信頼性を高めること
が可能となる。

更に、マイクロプロセッサによって受信レジスタの内容
をトレース情報としてメモリに格納することにより、そ
の後の診断解析に役立つ情報を残すことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロック図および、 第２図はマイクロプロセッサ１の処理例を示す流れ図で
ある。 図において、 ■・・・マイクロプロセッサ ２・・・メモリ ３・・・入出力制御部 ４・・・擬似障害レジスタ回路 ５・・・タイマ ６・・・有効信号発生回路 ７・・・受信レジスタ ８・・・チェンク回路 ９・・・内部バス １０・・・外部バス １１・・・有効信号ホールド回路

Claims (3)

【特許請求の範囲】
1. （１）マイクロプロセッサとメモリと入出力制御部とこ
   れらを接続するバスとを含むデータ処理装置において、 前記入出力制御部を介して外部より受信した情報を保持
   する受信レジスタと、 有効信号の入力を契機として、設定された値に応じた擬
   似障害を発生させる擬似障害レジスタ回路と、 タイマと、 前記マイクロプロセッサから指定されたレベルの信号を
   出力する有効信号ホールド回路と、前記タイマのタイム
   アップ時に前記擬似障害レジスタ回路に前記有効信号を
   送出し、前記マイクロプロセッサからリセット信号が加
   えられた場合に前記有効信号ホールド回路から所定のレ
   ベルの信号が出力されているときにのみ前記有効信号の
   送出を停止する有効信号発生回路とを備え、前記マイク
   ロプロセッサは、前記受信レジスタに擬似障害の種別と
   擬似障害の発生タイミングと固定障害か間欠障害かの区
   別とを含む情報が受信されることにより、擬似障害の種
   別に応じた値を前記擬似障害レジスタ回路に設定すると
   共に擬似障害の発生タイミングに応じたタイマ値を前記
   タイマにセットし且つ固定障害、間欠障害の区別に応じ
   たレベルの信号を前記有効信号ホールド回路から出力さ
   せる動作を行うことを特徴とするデータ処理装置におけ
   る擬似障害発生機構。
2. （２）前記有効信号発生回路は、前記マイクロプロセッ
   サからのリセット信号と前記有効信号ホールド回路から
   の出力とを入力とするゲートと、該ゲートの出力でリセ
   ットされ前記タイマのタイムアップ時にセットされるフ
   リップフロップを含み、該フリップフロップの出力が前
   記有効信号として前記擬似障害レジスタ回路に送出され
   ることを特徴とする請求項１記載のデータ処理装置にお
   ける擬似障害発生機構。
3. （３）前記マイクロプロセッサは前記受信レジスタの内
   容をトレース情報として前記メモリに格納することを特
   徴とする請求項１記載のデータ処理装置における擬似障
   害発生機構。