JP5609986B2 - 情報処理装置、送信装置及び情報処理装置の制御方法 - Google Patents

Description

本発明は、情報処理装置、送信装置及び情報処理装置の制御方法に関する。

プロセッサ等のＬＳＩ（Large Scale Integrated circuit）の機能ユニットにエラーを注入することにより擬似故障を発声する方法が知られている。当該方法では、ＩＥＥＥ１１４９．１（The Institute of Electrical and Electronics Engineers, Inc. 1149.1）に規定されるＪＴＡＧ(Joint Test Action Group)インタフェースを用いて、例えば検査を行うエラーの種類、システムのエラー注入回路によって注入するエラーの種類に関して、システムに指示を行う。

又、擬似故障を発生させ得る箇所にデコーダの出力信号線を接続し、シリアルにデータを設定できるレジスタを設け、任意のタイミングで任意の箇所に擬似障害を発生させる擬似障害発生回路が知られている。

又、擬似障害の発生タイミングをタイマにセットし、一度発生した障害が固定される固定障害、障害が間欠的に発生する間欠障害の区別に応じたレベルの信号を出力することにより、任意の時点での擬似障害の発生を可能にする擬似障害発生機構が知られている。

又、強制エラーを発生させるデータ処理装置内の構成要素を指定する信号と、強制エラー発生期間を指示する信号とを発生させ、強制的にエラーを発生させてエラー検出機能を検査するデータ処理装置の強制エラー発生回路が知られている。

又、情報処理装置の管理を行うサービスプロセッサ（Service Processor）によってエラー内容が設定されるエラーデータレジスタ及びエラーアドレスレジスタを有し、擬似的にエラーを発生する擬似ディスク装置が知られている。

又、以下のような情報処理装置の擬似障害試験方式が知られている。当該方式では、擬似障害試験プログラムからの指示に基づきプログラムが配下の外部記憶装置からエラーログ情報を読み出し、擬似障害試験プログラム実行の前後に読み出したエラーログ情報を解析して障害処理機能を試験する。

特開２００７−２００３００号公報 特開昭６２−２７１１５５号公報 特開平３−１８４１３３号公報 特開昭６２−１１１３３１号公報 特開昭５６−８８５５０号公報 特開平５−２０１１５号公報 特開２００６−５３０４３号公報

情報処理装置において発生させる擬似故障信号の発生態様を効果的に設定し得る構成を提供することが目的である。

実施例の情報処理装置は送信装置と、送信装置に接続された受信装置とを有する。送信装置は、複数の出力信号を出力する情報処理部と、所定時間を計時した場合に通知を行なう計時部と、情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、計時部からの通知に基づいて、変更する擬似故障生成部とを有する。受信装置は、受信した、擬似故障生成部がいずれかの値を変更した複数の出力信号について、エラーを検出するエラー検出部を有し、前記記憶部はさらに、前記情報処理部が出力した複数の出力信号のうち、前記擬似故障生成部が変更する出力信号の変更回数についての変更回数情報を保持し、前記擬似故障生成部は、前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記記憶部に保持された選択情報に基づいて変更することを、前記記憶部に保持された変更回数情報の変更回数だけ繰り返す。

実施例の情報処理装置によれば、情報処理装置において発生させる擬似故障信号の発生態様を効果的に設定することができる。

擬似故障発生方法の例を示すブロック図である。 図１に示す擬似故障発生方法の例の動作の流れを示すフローチャートである。 実施例１による擬似故障発生方法の動作の流れを示すフローチャートである。 図３Ａに示す擬似故障発生方法における、エラー処理の流れを示す図である。 図３Ａに示す擬似故障発生方法が適用される情報処理装置の構成例を示す図である。 図３Ａに示す擬似故障発生方法において使用する擬似故障レジスタの構成例を示す図である。 実施例２による擬似故障発生方法が適用される情報処理装置の構成例を示す図である。 実施例２による擬似故障発生方法において使用する擬似故障レジスタの構成例を示す図である。 図６に係るタイマ制御回路の回路構成例を示す図である。 図８に係るタイマ制御回路の動作の流れの例を示すタイムチャートである。 実施例３による擬似故障発生方法において使用する擬似故障レジスタの構成例を示す図である。 実施例３による擬似故障発生方法において使用するタイマ制御回路の回路構成例を示す図である。 図１１に記載されたタイマ制御回路の動作の流れの例を示すタイムチャートである。 実施例３による擬似故障発生方法を実施する情報処理装置の構成例を示す図である。 実施例４による擬似故障発生方法を実施する情報処理装置の構成例を示す図である。 実施例４による擬似故障発生方法の動作の流れの例を示すフローチャートである。 図１４に記載されたＣＤ（クロック信号分配部）の回路例を示す図である。 図１６に示すＣＤの動作の流れの例を示すタイムチャートである。

本発明の実施例によれば、情報処理装置が有するシステムボード等のプリント配線基板上に搭載された半導体装置間、或いは各種部品間が電気的に接続された構成において擬似故障を発生させる。具体的には、情報処理装置の稼働中に、送信側の半導体装置又は部品から出力される特定の信号、或いは受信側の半導体装置又は部品に入力される特定の信号を一定のレベルに固定し、或いは当該信号のレベルを固定又は間欠的に変動させる態様で擬似故障を発生させる。尚、擬似故障とは、信号の正常性を検証するエラー検出回路又はエラー訂正回路等のＲＡＳ（Reliability, Availability and Serviceability）機能部に信号の異常を検出又は訂正させることにより、当該ＲＡＳ機能部が信号の異常を検出又は訂正する動作が正しく機能するかを検証する目的で、当該信号を強制的に操作して擬似的に故障状態を生じさせることをいう。ここで、ＲＡＳ機能部とは、例えば、エラーの検出又は訂正を行うことにより、信頼性、可用性及び保守性を向上させる機能部をいう。また本発明の実施例によれば、間欠故障の発生間隔等の擬似故障の発生の態様が設定可能である。更に本発明の実施例は、擬似故障の発生によって上記機能部が信号の異常を検出した際、当該異常の発生箇所或いは当該異常が検出された部品を指摘する構成を有する。

情報処理装置に含まれるプリント配線基板の試験において擬似的に故障を発生させる試験支援ツールとして、例えばＢＢＣ（Black Box Clip）テスタがある。ＢＢＣテスタを使用した試験では、プリント配線基板の半田面上の表層配線のビアにＢＢＣテスタのプローブ（探針）を接触させて当該ビアを０Ｖにクリップすることにより、擬似故障を生じさせる。そして当該擬似故障が情報処理装置に含まれるＲＡＳ機能によって適切に処理されるか否かを検証する。このように擬似故障を生じさせて当該故障が適切に処理されるか否かを検証する試験を擬似故障試験と称する。

当該擬似故障によるＲＡＳ機能の検証の目的は以下の通りである。情報処理装置の出荷後の稼働中に実際に故障が生じた際に、当該故障に起因するデータのエラーの検出又は訂正が適切に行われず、或いはＲＡＳ機能によっても故障箇所（被疑部品）の検出が適切になされないような状況を未然に防止することである。擬似故障試験は主にシステム評価試験において実施される。

次に図１、図２とともに、ＢＢＣテスタを使用した擬似故障試験の具体的な例を説明する。図１には、被試験装置である情報処理装置１１０００と、ＢＢＣテスタ５００とが示されている。情報処理装置１１０００は、システムボード等の被試験プリント配線基板１１００、ＳＣＩ（System Console Interface）２００及びＳＶＰ（Service Processor）３００を含む。被試験プリント配線基板１１００は、プリント配線基板上に、送信側の半導体装置である送信側ユニット１１１０及び受信側の半導体装置である受信側ユニット１１２０が搭載された構成を有する。ＳＶＰ３００は被試験プリント配線基板１１００の動作を監視する機能を有するプロセッサである。ＳＶＰ３００はコンソール４００と接続され、コンソール４００はＳＶＰ３００の解析結果を表示したり、ＳＶＰ３００に対する指示内容を入力する際に使用される。ＳＣＩ２００はＩＥＥＥ １１４９．１規格に準拠したＪＴＡＧ(Joint Test Action Group)規格に準拠したインタフェースを有する。

ＢＢＣテスタ５００は被試験プリント配線基板の半田面の表層配線のビアに接触するプローブ（探針）を有するアーム５５０を駆動するプローブユニット５４０，およびプローブユニット５４０をＸＹ軸方向に駆動するロボット５３０を有する。ＢＢＣテスタ５００は更に、プローブユニット５４０及びロボット５３０を制御する制御部５２０並びにパーソナルコンピュータ５１０を有する。

ＢＢＣテスタ５００を使用した擬似故障試験では、パーソナルコンピュータ５１０から制御部５２０に対し、被試験プリント配線基板１１００の半田面のビアの位置情報が入力される。これに応じ制御部５２０はロボット５３０を制御してアーム５５０を操作し、当該位置情報が示す被試験プリント配線基板１１００の半田面における表装配線のビアにアーム５５０先端のプローブを配置する。このようにして、アーム５５０先端のプローブを被試験プリント板１１００の表層配線のビアに接触させて接地させ、当該表層配線の信号電位を強制的に０Ｖにすることにより、擬似故障を発生させる。

図２とともに当該擬似故障試験の動作の流れの例について説明する。擬似故障試験を開始する際、まず事前準備としてステップＳ１を実行する。ステップＳ１では、ＢＢＣテスタ５００と情報処理装置１１０００の被試験プリント配線基板１１００との間の位置関係を所定の位置関係に設定し、上記表層配線のビアを抽出する。そして、ＢＢＣテスタ５００が、上記ビアを０Ｖにクリップさせる。次に、被試験プリント配線基板１１００の送信側ユニット１１１０から受信側ユニット１１２０に対し、上記ビアを流れる信号を含む信号を出力する（ステップＳ２）。ここで上記の如くＢＢＣテスタ５００がビアを０Ｖにクリップさせているため、上記信号において擬似故障が発生する。受信側ユニット１１２０では、エラーチェック機能（ステップＳ３）により当該擬似故障を検出すると（ステップＳ４ ＹＥＳ）、該当するエラーログを格納し（ステップＳ５）、ＳＣＩ２００を介しＳＶＰ３００に対しエラーの通知を行う。ＳＶＰ３００は通知されたエラーを解析し、解析結果をコンソール４００の画面に表示する。オペレータはコンソール４００の画面を見て、ＢＢＣテスタ５００が０Ｖにクリップしたビアに対応する表層配線の信号が故障箇所として正しく表示されているか否かを判定することにより、ＲＡＳ機能の検証を行う。

図１，図２とともに上記したＢＢＣテスタ５００を使用する擬似故障試験には、以下のような問題点が考えられる。

ａ）ビアを０Ｖにクリップするため、被試験プリント配線基板の半田面上の表層配線にビアが存在しない信号についてはプローブをビアに接触させることができないため、０Ｖにクリップすることができず、又、部品下に隠れた表層配線上のビアを０Ｖにクリップすることができない。そのような場合、所望の信号に対し擬似故障を生じさせることができない。

ｂ）プリント配線基板上に搭載された部品の高さ、もしくはプリント配線基板のサイズ等によってはＢＢＣテスタ５００のアーム５５０を所望のビアに対し近接させることができず、所望のビアを０Ｖにクリップすることができない。

ｃ）０Ｖにクリップする（接地する）ため、０Ｖが活性（アサート）状態を示す信号を非活性（ネゲート）状態に固定する擬似故障を生じさせることができない。

ｄ）システム電源投入時に擬似故障試験を行う場合、送信側ユニットにおいて所望の信号が動作する前に０Ｖにクリップしても、受信側ユニットでは単に所望の信号が動作する前であるから０Ｖでも故障と判定しない。したがって擬似故障を生じさせることができない。

ｅ）エラー監視条件を有する部品の擬似故障の場合、該当するエラー監視条件に合致する態様で０Ｖクリップを行うことが困難な場合がある。エラー監視条件とは、例えば故障の持続時間、発生回数等の閾値を有する監視条件である。

本発明の実施例はこれらの問題点に鑑み、ハードウェアである論理回路による擬似故障発生回路を設け、所望の擬似故障状態を特定の信号に対し生じさせることを可能にする。その結果、様々な態様の擬似故障を生じさせ、ＲＡＳ機能の検証を効果的に行うことができる。

図３Ａとともに、実施例１の擬似故障発生方法の動作の流れを説明する。被試験プリント配線基板１１００としてのプリント配線基板に搭載された送信側ユニット１１０と受信側ユニット１２０とが接続された構成において、送信側ユニット１１０の内部に擬似故障を生じさせるため、ＥＧ生成回路１１２ｂを設ける。ＥＧ生成回路１１２ｂは、ＳＣＩ２００が擬似故障の発生条件を設定する擬似故障レジスタ１１２ｂ−２と、擬似故障について間欠故障の発生間隔を制御するタイマ制御回路１１２ｂ−１とを有する。

図３Ａ中、擬似故障レジスタ１１２ｂ−２から擬似故障の発生条件が読み出される（ステップＳ１１）。ステップＳ１１で読み出された発生条件に含まれる、擬似故障を生じさせる対象信号に合致しない信号に対しては、後述するステップＳ１８が実行される。ステップＳ１８では、擬似故障を生じさせる対象信号に合致しない信号、すなわち対象信号以外の信号につき、送信側ユニット１１０内で通常の情報処理を行う情報処理部１１２ａ（図４とともに後述）から出力される信号を出力する。

他方、擬似故障を生じさせる対象信号に合致する信号に対しては、ステップＳ１３が実行される。ステップＳ１３では、上記読み出された発生条件に含まれる、擬似故障の発生モードである故障モードが常時発生する「固定」か、間欠的に発生する「間欠」か、を判定する。「固定」ならステップＳ１５が実行され、「間欠」なら後述するステップＳ１４が実行される。

ステップＳ１５では、上記読み出された発生条件に含まれる、クリップ値が"０"か"１"か、が判定される。"０"なら該当するクリップ回路１１３−１，１１３−２，...（図４とともに後述）が対象信号を"０"にクリップし（ステップＳ１６）、"１"なら該当するクリップ回路１１３−１，１１３−２，...が対象信号を"１"にクリップする（ステップＳ１７）。ここで、上記ステップＳ１４が実行されない（スキップされる）場合、ステップＳ１６では対象信号を固定的に"０"にクリップし、ステップＳ１７では対象信号を固定的に"１"にクリップする。他方、上記ステップＳ１４が実行される場合、ステップＳ１６では対象信号を間欠的に"０"にクリップし、ステップＳ１７では対象信号を間欠的に"１"にクリップする。

ステップＳ１６又はステップＳ１７によって信号がクリップされた場合、ステップＳ１８では、ステップＳ１４の実行の有無に基づいて、設定されたクリップ値の信号を出力する。したがって、上記ステップＳ１４が実行されない（スキップされる）場合、ステップＳ１６では対象信号として固定的に"０"の信号を出力し、ステップＳ１７では対象信号として固定的に"１"の信号を出力する。他方、上記ステップＳ１４が実行される場合、ステップＳ１６では対象信号として間欠的に"０"の信号を出力し、ステップＳ１７では対象信号として間欠的に"１"の信号を出力する。尚、間欠的に"０"の信号を出力する場合には、"０"の信号を出力する時間以外の時間、すなわち間欠的にクリップされている時間以外の間は、情報処理部１１２ａからの出力信号が出力される。同様に、間欠的に"１"の信号を出力する場合には、"１"の信号を出力する時間以外の間、すなわち間欠的にクリップされている時間以外の間は、情報処理部１１２ａからの出力信号が出力される。

ステップＳ１９で受信側ユニット１２０は、ステップＳ１８で送信側ユニット１１０から出力された信号を受信し、受信した信号に対しパリティチェック、ＥＣＣ（Error Check and Correction）チェック又はＣＲＣ（Cyclic Redundancy Check）等のエラーチェックを行う。エラーチェックの結果、エラーが検出されなければ（ステップＳ２０ ＮＯ）処理を終了し、エラーが検出されれば（ステップＳ２０ ＹＥＳ）ステップＳ２１が実行される。ステップＳ２１で受信側ユニット１２０は検出されたエラーに係るログを格納する。格納されたエラーに係るログ（以下単にエラーログと称する）はＳＣＩ２００を経由してＳＶＰ３００に報告され、ＳＶＰ３００はエラーログを解析して解析結果をコンソール４００の画面に表示する。オペレータはコンソール４００の画面に表示された解析結果を見て、ＳＣＩ２００を経由して送信側ユニット１１０の擬似故障レジスタ１１２ｂ−２に設定した擬似故障の発生条件で指定した故障箇所が正しく表示されているか否かを判定し、ＲＡＳ機能の検証を行う。

次に図３Ｂとともに、上記図３ＡのステップＳ２１で受信側ユニット１２０に格納されたエラーログがＳＣＩ２００を経由してＳＶＰ３００に報告され、ＳＶＰ３００がエラーログを解析する動作例の詳細について説明する。

ＳＣＩ２００は装置割り込みレジスタ(SAS: System Active State Register)を有し、受信ユニット１２０からエラー発生の報告（割り込み）を受けると、当該エラー発生の旨が装置割り込みレジスタ２２０に格納される（ステップＳ３１）。装置割り込みレジスタ２２０に格納されたエラー発生の旨はＳＶＰ３００に通知され（ステップＳ３２），ＳＶＰ３００は当該通知を受けて割り込み処理を開始する（ステップＳ３３）。

ＳＶＰ３００はステップＳ３３で割り込み処理を開始すると、ＳＣＩ２００に対し、当該エラー発生に係るエラー要因が格納されたＡＳレジスタ（Active State Register）ＡＳＲからエラー要因の読み出しを求めるＡＳ読み出し要求を行う（ステップＳ３４）。ＳＣＩ２００のＪＴＡＧ制御回路２１０は当該要求を受け、受信ユニット１２０に対し、ＡＳレジスタＡＳＲの内容をセンスするＪＴＡＧセンス命令として、当該エラー発生に係るエラー要因をＡＳレジスタＡＳＲから読み出すＡＳ読出要求を実行する（ステップＳ３５）。

当該ＡＳ読出要求を受けた受信ユニット１２０は、ＡＳレジスタＡＳＲから当該エラー発生に係るエラー要因を読み出し、ＳＣＩ２００に送信する（ステップＳ３６、Ｓ３７）。ＳＣＩ２００のＪＴＡＧ制御回路２１０は当該エラー要因の送信を受け、ＳＶＰ３００に対し当該エラー要因を送信する（ステップＳ３８）。ＳＶＰ３００は当該エラー要因をＵＡＳ(Unit Active State Register)に格納（ステップＳ３９）することにより、当該エラー要因に係るエラー処理を起動する（ステップＳ４０）。

エラー処理（ステップＳ４０）では、ＳＶＰ３００は当該エラー要因に係るエラーログの収集を行う（ステップＳ４１）。具体的には、ＳＶＰ３００は当該エラー要因に係るエラーログの収集を求める要求をＳＣＩ２００のＪＴＡＧ制御回路２１０に対し行う（ステップＳ４２）。ＪＴＡＧ制御回路２１０は当該要求を受け、当該エラー要因に係るエラーログの収集を求めるＪＴＡＧセンス命令を受信ユニット１２０に対し行う（ステップＳ４３）。受信ユニット１２０は当該ＪＴＡＧセンス命令を受け、該当するエラーログを読み出し（ステップＳ４４）、ＪＴＡＧ制御回路２１０に送信する（ステップＳ４５）。ＳＣＩ２００のＪＴＡＧ制御回路２１０は当該送信を受け、ＳＶＰ３００に対し、当該エラーログを送信する（ステップＳ４６）。

当該エラーログの送信を受けたＳＶＰ３００は、エラーログを初期化するリセットを要求し（ステップＳ４７、Ｓ４８）、当該エラーログのリセット要求はＪＴＡＧ制御回路２１０を経由して受信側ユニット１２０に送信される（ステップＳ４９）。受信側ユニット１２０では当該エラーログのリセット要求（コントロール命令）を受け、該当するエラーログを初期化する（ステップＳ５０）。

次にＳＶＰ３００は、ステップＳ４６で受信したエラーログを障害解析の基礎とするベースログとして格納し、当該格納されたベースログに含まれるハードウェアの発生箇所を表すエラー情報であるＲＣ(Region Code)情報を基に障害解析プログラムＡＳＯＡ(Auto Scan-out Analysis)を実行する（ステップＳ５１）。ＳＶＰ３００はベースログに含まれるＲＣ情報に基づいて障害箇所を特定し、当該障害箇所を含むエラー解析結果をコンソール４００の画面に表示する（ステップＳ５２）。

次に図４とともに、実施例１の擬似障害発生方法を実施する情報処理装置１０００の構成について説明する。情報処理装置１０００はシステムボード等の被試験プリント配線基板１００，ＳＣＩ２００及びＳＶＰ３００を有する。被試験プリント配線基板１００は送信ユニット１１０および受信ユニット１２０を有する。送信ユニット１１０は、情報処理を行う情報処理部１１２ａを有し、当該情報処理の結果としてのデータを受信ユニット１２０に送信する。受信ユニット１２０は、送信ユニット１１０から送信された上記情報処理の結果のデータに基づいて更に情報処理を行う情報処理部１２１を有する。

送信ユニット１１０はＩＥＥＥ規格に準拠したＪＴＡＧ規格におけるスキャン方式にしたがった試験を実行する。送信ユニット１１０はＳＣＩ２００のＪＴＡＧ制御回路２１０から、ＪＴＡＧ規格におけるスキャン方式にしたがった試験の際に使用される命令やデータの読み出し或いは書き込みの指示を受ける。より具体的には、ＳＣＩ２００のＪＴＡＧ制御回路２１０は、ＳＶＰ３００からのＪＴＡＧセンス命令に応じ、以下の動作を行う。すなわち、内部レジスタ（擬似故障レジスタ１１２ｂ−２等）の内容をセンスするように、ＪＴＡＧ−Ｉ／Ｆ(Interface)１１１を経由して送信ユニット１１０に対し指示を行う。

ＪＴＡＧ−Ｉ／Ｆ １１１は、テスト系制御回路１１１ａ、ＩＲ（Instruction Register） １１１ｂ、ＪＩＲ(JTAG Instruction Register) １１１ｃ及びＪＤＲ(JTAG Data Register)１１１ｄを有する。ＪＴＡＧ−Ｉ／Ｆ １１１では、テスト系制御回路１１１ａが有するＴＡＰ(Test Access Port)で受信するＴＭＳ、ＴＣＫ，ＴＲＳＴの各信号が示す状態に応じて、ＪＴＡＧ規格に準拠したステートマシンの各ステートが遷移する。そして上記３個の各レジスタＩＲ １１１ｂ、ＪＩＲ １１１ｃ、ＪＤＲ １１１ｄに命令及びデータが設定され、当該命令及びデータにしたがってＪＴＡＧセンス命令およびＪＴＡＧコントロール命令が実行される。

ＳＣＩ２００のＪＴＡＧ制御回路２１０が送信ユニット１１０に対し指示を行う信号（インタフェース信号）ＴＣＫ，ＴＭＳ，ＴＤＩにつき、以下に説明する。ＴＣＫ(Test Clock)はＪＴＡＧ−Ｉ／Ｆ １１１が有するテスト系制御回路１１１ａに供給されるクロック信号である。ＴＭＳ(Test Mode Select)はＪＴＡＧ−Ｉ／Ｆ １１１が有するテスト系制御回路１１１ａをイネーブルにする信号であり、ＴＣＫの立ち上がりでサンプリングされる。ＴＤＩ(Test Data Input)は、ＪＴＡＧ−Ｉ／Ｆ １１１が有するＩＲ １１１ｂに命令をスキャンシフトにより設定し、或いはＪＩＲ １１１ｃ又はＪＤＲ １１１ｄにデータをスキャンシフトにより設定する信号である。

ここで、ＩＲ １１１ｂには、命令コードが設定され、当該命令コードは、ＪＴＡＧセンス命令或いはその他の制御命令であるＪＴＡＧコントロール命令の実行時において、ＪＩＲ １１１ｃ或いはＪＤＲ １１１ｄのいずれの選択をするかについて示す。ＪＩＲ １１１ｃには、ＪＴＡＧセンス命令或いはその他の制御命令であるＪＴＡＧコントロール命令の実行時、コマンドが設定され、当該コマンドは、内部ロジック（論理演算部）１１２で定義された各レジスタの選択を示す。ＪＤＲ １１１ｄには、ＪＴＡＧコントロール命令の実行時、ＪＩＲ １１１ｃで選択されたレジスタへの書き込みデータがスキャンシフトにより設定される。他方、ＪＴＡＧセンス命令の実行時、ＪＤＲ １１１ｄには、当該レジスタからスキャンシフトにより読み出されたデータが設定される。当該読み出されたデータは、ＪＤＲ １１１ｄからＴＤＯを介して読み出され、ＳＣＩ２００のＪＴＡＧ制御回路２１０へ転送される。

又、ＴＤＯ(Test Data Output)は、ＪＴＡＧ−ＩＦ １１１のテスト系制御回路１１１ａにおいて、ＩＲ １１１ｂに設定された命令コード、或いはＪＩＲ １１１ｃ又はＪＤＲ １１１ｄに設定されたデータがスキャンシフトにより出力される端子である。ＴＲＳＴ(Test Reset)は、テスト系制御回路１１１ａをリセットする信号である。

送信ユニット１１０の内部ロジック１１２は、上記ＥＧ生成回路１１２ｂを有し、ＥＧ生成回路１１２ｂは、例えば４バイト構成の上記擬似故障レジスタ１１２ｂ−２、擬似故障について間欠故障の発生間隔を制御するタイマ制御回路１１２ｂ−１及びデコーダ回路ＤＥＣ−１を含む。上記の如く、ＳＣＩ２００からＪＴＡＧ−Ｉ／Ｆ １１１を介し、擬似故障レジスタ１１２ｂ−２に擬似故障の発生条件が設定される。図５は擬似故障レジスタ１１２ｂ−２の構成例を示す。

図５に示す擬似故障レジスタ１１２ｂ−２の構成例では、Ｂｉｔ［０］がイネーブルビット（ＥＮ）であり、Ｂｉｔ［１］がクリップ値を示すクリップビット（ＣＬ）であり、Ｂｉｔ［２：３］の２ビットが故障モードを示す故障モードビット（ＭＯＤＥ）である。そしてＢｉｔ［４：１９］の１６ビットは擬似故障を生じさせる信号を出力する端子（最大６５５３６ピン）を指定するアドレスを示すアドレスビット（ＡＤＤ）である。

より具体的には、擬似故障の発生を実行する場合にはＥＮビットに"１"を設定し、実行しない場合には"０"を設定する。すなわち、ＥＮビットに"０"が設定されている場合には、ＥＮビット以外のフィールドの値は無視される。クリップ値を示すＣＬビットには、擬似故障としてデータを"１"にクリップする場合には"１"を設定し、データを"０"にクリップする場合には"０"を設定する。擬似故障としてデータを固定的にクリップする場合には故障モード（ＭＯＤＥ）として"１１"を設定し、データを間欠的にクリップする場合には"１０"又は"０１"を設定する。更に、データを間欠的にクリップする場合であって、一回当たりのクリップの持続時間を例えば１００μｓとする場合には故障モード（ＭＯＤＥ）として"１０"に設定し、一回当たりのクリップの持続時間を例えば１０μｓとする場合には故障モード（ＭＯＤＥ）として"０１"に設定する。

ＥＧ生成回路１１２ｂは送信側ユニット１１０の出力端子の個数分のＡＮＤ回路（論理積回路）Ａ１−１，Ａ１−２，...を有する。デコーダ回路ＤＥＣ−１は、擬似故障レジスタ１１２ｂ−２のＡＤＤフィールドの設定に応じ、擬似故障を発生する出力端子に接続するＡＮＤ回路の各々に対し、"１"を出力する。又、擬似故障を発生しない出力端子に接続するＡＮＤ回路の各々に対し"０"を出力する。タイマ制御回路１１２ｂ−１は、擬似故障レジスタ１１２ｂ−２のＥＮビット及びＭＯＤＥフィールドの設定に応じ、ＥＮビットが"１"の場合に、データをクリップする期間中、"１"を出力する。その結果、ＡＮＤ回路Ａ１−１，Ａ１−２，...中、デコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象であるＡＮＤ回路の各々は、タイマ制御回路１１２ｂ−１から"１"が入力される間、"１"を出力する。他方、ＡＮＤ回路Ａ１−１，Ａ１−２，...中、デコーダ回路ＤＥＣ−１から"０"が入力される擬似故障の発生対象外であるＡＮＤ回路の各々は、"０"を出力する。

又、送信ユニット１１０には、情報処理部１１２ａの出力信号の個数分、すなわち出力端子の個数分、クリップ回路１１３−１，１１３−２，...が設けられる。又、クリップ回路１１３−１，１１３−２，...の夫々の出力端子は、バッファＯＢ１−１，ＯＢ１−２，...を介し、夫々送信ユニット１１０の出力端子に接続される。そして、当該送信ユニット１１０の夫々の出力端子は、対応する受信ユニット１２０の入力端子に、プリント配線基板１００上の配線を経由して、夫々接続される。

受信ユニット１２０では、上記入力端子は、バッファIＢ２−１，IＢ２−２，...を介し、情報処理部１２１に接続されるとともに、エラーチェック回路ＣＫ１−１，ＣＫ１−２，...に夫々接続される。エラーチェック回路ＣＫ１−１，ＣＫ１−２，...は、図２のステップＳ３におけるエラーチェック動作を受信信号毎に行う。当該エラーチェック動作の結果、エラーが検出された場合（図２中、ステップＳ４のＹｅｓ）、当該エラーの内容がエラーログとして記憶装置Ｌ１に格納される（図２中、ステップＳ５）とともに、ＯＲ（論理和回路）回路Ｏ３を介し、ＳＣＩ２００に当該エラーログの内容が通知される。ＳＣＩ２００では、ＯＲ当該エラーログの内容がＳＶＰ３００に送信される。

クリップ回路１１３−１，１１３−２，...の各々は、２個のＡＮＤ回路Ａ２−１，Ａ２−２，Ａ２−３，Ａ２−４，...と、１個のＯＲ回路Ｏ１−１，Ｏ１−２，...を有する。そしてクリップ回路１１３−１，１１３−２，...の各々において、上記２個のＡＮＤ回路の夫々の出力端子が上記１個のＯＲ回路の入力端子に接続される。クリップ回路１１３−１，１１３−２，...の各々の一のＡＮＤ回路Ａ２−１，Ａ２−３，...の一の入力端子には、情報処理部１１２ａの対応する出力端子が夫々接続される。

ＥＧ生成回路１１２ｂのＡＮＤ回路Ａ１−１，Ａ１−２，...の出力端子は、対応するクリップ回路１１３−１，１１３−２，...中の一のＡＮＤ回路Ａ２−１，Ａ２−３，...の他の入力端子に、インバータ回路（図中丸印）を介して夫々接続される。又、ＥＧ生成回路１１２ｂのＡＮＤ回路Ａ１−１，Ａ１−２，...の出力端子は更に、対応するクリップ回路１１３−１，１１３−２，...中の他のＡＮＤ回路Ａ２−２，Ａ２−４，...の一の入力端子に、夫々接続される。更に、擬似故障レジスタ１１２ｂ−２のＣＬが示す値が、バッファＢ１を介し、クリップ回路１１３−１，１１３−２，...中の他のＡＮＤ回路Ａ２−２，Ａ２−４，...の他の入力端子に、夫々接続される。

その結果、クリップ回路１１３−１，１１３−２，...中、デコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象のクリップ回路の各々では、以下の動作がなされる。すなわち、擬似故障レジスタ１１２ｂ−２のＣＬが"１"の場合、他のＡＮＤ回路Ａ２−２，Ａ２−４の他の入力端子に"１"が入力される。このため、擬似故障発生の対象の信号に係るクリップ回路の各々の他のＡＮＤ回路Ａ２−２，Ａ２−４は、タイマ制御回路１１２ｂ−１から"１"が出力されるクリップ期間中、"１"を出力する。他方タイマ制御回路１１２ｂ−１から"０"が出力される間、"０"を出力する。その結果、デコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象のクリップ回路の各々のＯＲ回路Ｏ１−１，Ｏ１−２，...は、タイマ制御回路１１２ｂ−１から"１"が出力されるクリップ期間中、"１"を出力する。他方、タイマ制御回路１１２ｂ−１から"０"が出力される非クリップ期間中、対応する一のＡＮＤ回路Ａ２−１，Ａ２−３，...の出力を出力する。

他方、擬似故障発生対象のクリップ回路の一のＡＮＤ回路Ａ２−１，Ａ２−３，...の各々の他の入力端子には、タイマ制御回路１１２ｂ−１の出力が"１"のクリップ期間中、"０"が入力される。他方、タイマ制御回路１１２ｂ−１の出力が"０"の非クリップ期間中、"１"が入力される。したがって擬似故障発生対象のクリップ回路の一のＡＮＤ回路Ａ２−１，Ａ２−３，...の各々は、非クリップ期間、情報処理部１１２ａの出力データを出力し、クリップ期間中、"０"を出力する。

その結果、擬似故障発生対象のクリップ回路の各々のＯＲ回路Ｏ１−１，Ｏ１−２，...は、タイマ制御回路１１２ｂ−１から"１"が出力されるクリップ期間中、"１"を出力する。他方、タイマ制御回路１１２ｂ−１から"０"が出力される非クリップ期間中、情報処理部１１２ａの出力データを出力する。したがって擬似故障としてデータを"１"にクリップする設定の場合（ＣＬ＝"１"）には、クリップ回路１１３−１，１１３−２，...中、デコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象のクリップ回路から、以下のデータが出力される。すなわち、クリップ期間中は"１"が出力され、非クリップ期間は情報処理部１１２ａの出力データが出力される。よってこの場合、クリップ期間中にのみ、該当する信号が"１"にクリップされ、それ以外の期間には通常のシステム動作時における、情報処理部１１２ａの出力データが出力される。

次に、擬似故障としてデータを"０"にクリップする設定の場合（ＣＬ＝"０"）について説明する。この場合、擬似故障発生対象のクリップ回路の各々では、他のＡＮＤ回路Ａ２−２，Ａ２−４の他の入力端子に"０"が入力される。このため、擬似故障発生対象のクリップ回路の各々の他のＡＮＤ回路Ａ２−２，Ａ２−４は常に"０"を出力する。その結果、擬似故障発生対象のクリップ回路の各々のＯＲ回路Ｏ１−１，Ｏ１−２，...は、一のＡＮＤ回路Ａ２−１，Ａ２−３，...の出力を出力する。

他方、擬似故障発生対象のクリップ回路の一のＡＮＤ回路Ａ２−１，Ａ２−３，...の各々の他の入力端子には、上記同様、タイマ制御回路１１２ｂ−１の出力が"１"のクリップ期間中、"０"が入力される。他方、タイマ制御回路１１２ｂ−１の出力が"０"の非クリップ期間中、"１"が入力される。したがって擬似故障発生対象のクリップ回路の一のＡＮＤ回路Ａ２−１，Ａ２−３，...の各々は、非クリップ期間中、情報処理部１１２ａの出力データを出力し、クリップ期間中、"０"を出力する。

その結果、擬似故障発生対象のクリップ回路の各々のＯＲ回路Ｏ１−１，Ｏ１−２，...は、タイマ制御回路１１２ｂ−１から"１"が出力されるクリップ期間中、"０"を出力する。他方、タイマ制御回路１１２ｂ−１から"０"が出力される非クリップ期間中、情報処理部１１２ａの出力データを出力する。

したがって擬似故障としてデータを"０"にクリップする設定の場合（ＣＬ＝"０"）には、クリップ回路１１３−１，１１３−２，...中、擬似故障発生対象のクリップ回路から、以下のデータが出力される。すなわち、クリップ期間中は"０"が出力され、非クリップ期間は情報処理部１１２ａの出力データが出力される。よってこの場合、クリップ期間中にのみ、該当する信号が"０"にクリップされ、それ以外の期間には通常のシステム動作時における、情報処理部１１２ａの出力データが出力される。

このように実施例１の擬似故障発生方法によれば、任意に設定可能な擬似故障発生対象の信号を、固定的或いは間欠的に"０"又は"１"にクリップすることが可能である。その結果、情報処理装置１０００のシステム稼働中にＥＧ生成回路１１２ｂによって擬似故障を発生させ、ＲＡＳ機能の検証を効果的に実施することができる。

このように、実施例１によれば、擬似故障発生方法をハードウェアの論理回路で実現することにより、特にＢＢＣテスタ５００のようなテスタ装置を使用することなく、特定の信号に故障が発生した際の動作をシミュレーションすることができる。

その結果、上記問題点ａ）及びｂ）につき、試験対象の被試験プリント配線基板１００上に搭載された送信ユニット１１０の内部に設けたＥＧ生成回路１１２ｂから擬似故障を発生するため、プリント配線基板の構造上の制約を受けない。したがって所望の信号に対し擬似故障を生じさせることができ、上記問題点ａ）、ｂ）が解消する。

又、上記問題点ｃ）、ｄ）につき、"０"にクリップする擬似故障及び"１"にクリップする擬似故障を任意に発生させることができる。その結果、０Ｖが活性（アサート）状態を示す負論理信号を非活性（ネゲート）状態に固定する擬似故障を発生させることもできる。又、システム電源投入時に擬似故障試験を行う場合、送信側ユニットにおいて所望の信号が動作する前に"１"にクリップすることにより、受信側ユニットでは単に所望の信号が動作する前であっても確実に擬似故障を生じさせることができる。よって問題点ｃ）、ｄ）が解消する。

又、上記問題点ｅ）につき、エラー監視条件を有する部品の擬似故障の場合に、該当するエラー監視条件に合致する態様で擬似故障を生じさせることができる。よって問題点ｅ）が解消する。

次に図６〜図９とともに、実施例２について説明する。

図６に示す情報処理部１０００Ａは、図４とともに上述した実施例１による情報処理装置１０００と同様の構成を含み、同様の構成要素には同一の符号を付し、重複する説明を適宜省略する。

図６に示す情報処理装置１０００Ａが含む被試験プリント配線基板１００Ａには送信側ユニット１１０Ａ，受信側ユニット１２０Ａ及び受信側ユニット１３０が搭載される。受信側ユニット１３０は例えばＤＩＭＭ（Dual Inline Memory Module）であり、送信側ユニット１１０Ａとの間は、双方向バス等の双方向データ通信を行う配線で接続される。

送信ユニット１１０Ａの内部ロジック１１２Ａが有するＥＧ生成回路１１２ｂＡに含まれる擬似故障レジスタ１１２ｂ−２Ａは、例えば図７に示す構成を有する。ここでは図５に示す実施例１の場合同様、Ｂｉｔ［０］がイネーブルビット（ＥＮ）であり、Ｂｉｔ［１］がクリップ値を示すクリップビット（ＣＬ）であり、Ｂｉｔ［２：３］の２ビットが故障モードを示すモードビット（ＭＯＤＥ）である。但し、図７の実施例２の場合には、Ｂｉｔ［４］が、上記双方向のデータ信号線につき、送信方向側及び受信方向側のうち何れの方向の信号（ＢＵＳ）をクリップするかを選択するバスビット（ＢＵＳ）である。そしてＢｉｔ［５：２０］の１６ビットは擬似故障を生じさせる信号を入出力する端子（最大６５５３６ピン）を指定するアドレスを示すアドレスビット（ＡＤＤ）である。

上記双方向データ信号線につき、受信（入力）側の信号線をクリップする場合にはＢＵＳを"１"に設定し、送信（出力）側の信号線をクリップする場合にはＢＵＳを"０"に設定する。当該ＢＵＳビットの信号は、後述する、受信側ユニット１３０に対する入出力端子に係るＡＮＤ回路Ａ３−１，Ａ３−２に接続される。その際、当該ＢＵＳビットの信号は、ＡＮＤ回路Ａ３−１にはインバータ回路（図中丸印）を介し接続され、Ａ３−２には直接、接続される。

実施例２の場合、ＥＧ生成回路１１２ｂＡは、以下のＡＮＤ回路を有する。すなわち、図示せぬ送信側ユニットに対する入力端子に係るＡＮＤ回路Ａ１−１，受信側ユニット１２０Ａに対する出力端子に係るＡＮＤ回路Ａ１−２，及び受信側ユニット１３０に対する入出力端子に対するＡＮＤ回路Ａ３−１，Ａ３−２を有する。尚、図６では、図示せぬ送信側ユニットに対する入力端子、受信側ユニット１２０Ａに対する出力端子、及び受信側ユニット１３０に対する入出力端子は、夫々１個ずつのみが記載されているが、夫々複数個ずつ設けることができる。図示せぬ送信側ユニットに対する入力端子が複数個の場合、対応するＡＮＤ回路も同数設ける。同様に、受信側ユニット１２０Ａに対する出力端子が複数個の場合、対応するＡＮＤ回路も同数設ける。又、受信側ユニット１３０に対する入出力端子が複数個の場合、ＡＮＤ回路を、当該端子数の２倍の個数設ける。送受信双方向の夫々の方向につきＡＮＤ回路が必要だからである。

デコーダ回路ＤＥＣ−１は、擬似故障レジスタ１１２ｂ−２ＡのＡＤＤフィールドの設定に応じ、擬似故障発生対象の入力端子、出力端子及び入出力端子の夫々に係るＡＮＤ回路の各々に対し、"１"を出力し、擬似故障発生対象外の入力端子、出力端子及び入出力端子の夫々に係るＡＮＤ回路の各々に対し"０"を出力する。タイマ制御回路１１２ｂ−１Ａは、擬似故障レジスタ１１２ｂ−２ＡのＥＮビット及びＭＯＤＥフィールドの設定に応じ、ＥＮビットが"１"の場合に、データをクリップする期間中、"１"を出力する。その結果、ＡＮＤ回路Ａ１−１，Ａ１−２中、デコーダ回路ＤＥＣ−１から"１"が入力される擬似故障の発生対象に係るＡＮＤ回路の各々は、タイマ制御回路１１２ｂ−１Ａから"１"が入力される間、"１"を出力する。他方、ＡＮＤ回路Ａ１−１，Ａ１−２中、デコーダ回路ＤＥＣ−１から"０"が入力される擬似故障の発生対象外に係るＡＮＤ回路の各々は、常に"０"を出力する。

又、ＡＮＤ回路Ａ３−１，Ａ３−２では、デコーダ回路ＤＥＣ−１から"１"が入力された場合、以下の動作を行う。すなわち、擬似故障レジスタ１１２ｂ−２ＡのＢＵＳビットが入力方向側信号を選択する"１"の場合、入力信号に係るＡＮＤ回路Ａ３−２は、タイマ制御回路１１２ｂ−１Ａから"１"が入力される間、"１"を出力し、デコーダ回路ＤＥＣ−１から"０"が入力される間、"０"を出力する。他方出力信号に係るＡＮＤ回路Ａ３−１は常に"０"を出力する。逆に擬似故障レジスタ１１２ｂ−２AのＢＵＳビットが出力方向側信号を選択する"０" の場合、出力信号に係るＡＮＤ回路Ａ３−１は、タイマ制御回路１１２ｂ−１Ａから"１"が入力される間、"１"を出力し、デコーダ回路ＤＥＣ−１から"０"が入力される間、"０"を出力する。他方入力信号に係るＡＮＤ回路Ａ３−２は常に"０"を出力する。

送信ユニット１１０Ａには、情報処理部１１２ａＡの入出力信号に対応するクリップ回路１１３−１，１１４−１，１１５−１が設けられる。これらクリップ回路１１３−１，１１４−１，１１５−１は、夫々、受信側ユニット１２０Ａに対する出力端子、上記図示せぬ送信側ユニットに対する入力端子、及び受信側ユニット１３０に対する入出力端子に対応する。したがって、受信側ユニット１２０Ａに対する情報処理部１１２ａAの出力信号を出力する出力端子に対しては、対応するクリップ回路も同数設ける。同様に、図示せぬ送信側ユニットに対する情報処理部１１２ａＡの入力信号を入力する入力端子に対しては、対応するクリップ回路も同数設ける。又、受信側ユニット１３０に対する情報処理部１１２ａＡの入出力信号を入出力する入出力端子に対しては、対応するクリップ回路も同数設ける。

又、クリップ回路１１３−１の出力端子、クリップ回路１１４−１の出力端子及び入力端子、並びにクリップ回路１１５−１の入力端子は、夫々、バッファＯＢ１−１、ＯＢ３−１，ＩＢ３−１及びＩＢ１−１を介し、送信ユニット１１０Ａの出力端子、入出力端子及び情報処理部１０００Ａの内部ロジック１１２Ａに夫々接続される。そして、当該送信ユニット１１０Ａの夫々の出力端子、入出力端子及び入力端子は、対応する受信ユニット１２０Ａの入力端子、受信側ユニット１３０の入出力端子及び図示せぬユニットの出力端子に、プリント配線基板１００Ａ上の配線を経由して、夫々接続される。

受信ユニット１２０Ａでは、上記対応する受信ユニット１２０Ａの入力端子は、バッファIＢ２−１を介し、情報処理部１２１Ａに接続されるとともに、エラーチェック回路ＣＫ１−１に接続される。エラーチェック回路ＣＫ１−１は、図２のステップＳ３におけるエラーチェック動作を行う。当該エラーチェック動作の結果、エラーが検出された場合（図２中、ステップＳ４のＹｅｓ）、当該エラーの内容がエラーログとして記憶装置Ｌ１に格納される（図２中、ステップＳ５）とともに、ＯＲ回路Ｏ３を介し、ＳＣＩ２００に通知される。ＳＣＩ２００では、当該通知がＯＲ回路Ｏ２を介し、ＳＶＰ３００に送信される。受信側ユニット１３０については、上記入出力端子以降、受信側ユニット１２０Ａと同様の構成を有し、当該入出力端子から入力された入力信号についてデータのエラーチェックが行われ、エラーが検出された場合、当該エラーの内容がエラーログとして格納されるとともに、ＳＣＩ２００に通知される。

又、送信ユニット１１０Ａでは、クリップ回路１１５−１の出力端子は情報処理部１１２ａＡに接続されるとともに、エラーチェック回路ＣＫ２−１に接続される。エラーチェック回路ＣＫ２−１は、図２のステップＳ３におけるエラーチェック動作を行う。当該エラーチェック動作の結果、エラーが検出された場合（図２中、ステップＳ４のＹｅｓ）、当該エラーの内容がエラーログとして記憶装置Ｌ２に格納される（図２中、ステップＳ５）とともに、ＯＲ回路Ｏ５を介し、ＳＣＩ２００に通知される。ＳＣＩ２００では、ＯＲ回路Ｏ２を介し、当該通知がＳＶＰ３００に送信される。同様に、クリップ回路１１４−１のＯＲ回路Ｏ４−２の出力端子は情報処理部１１２ａAに接続されるとともに、ＥＣＣ(Error Check and Correct)回路ＣＫ２−２に接続される。ＥＣＣ回路ＣＫ２−２は、１ビット又は2ビットエラーの検出と検出された1ビットエラーの訂正を行う。ＥＣＣ回路ＣＫ２−２によってエラーが検出された場合、当該エラーの内容がエラーログとして記憶装置Ｌ２に格納されるとともに、ＯＲ回路Ｏ５を介し、ＳＣＩ２００に通知される。

クリップ回路１１３−１，及び１１５−１の各々は、２個のＡＮＤ回路Ａ２−１，Ａ２−２或いはＡ６−１，Ａ６−２と、１個のＯＲ回路Ｏ１−１或いはＯ６−１を有する。そしてクリップ回路１１３−１，１１５−１の各々において、上記２個のＡＮＤ回路の夫々の出力端子が上記１個のＯＲ回路の入力端子に接続される。クリップ回路１１３−１ＡＮＤ回路Ａ２−１の一の入力端子には、情報処理部１１２ａＡの対応する出力端子が接続される。又、クリップ回路１１５−１のＡＮＤ回路Ａ６−１の一の入力端子には、バッファＩＢ１−１経由で上記図示せぬ他ユニットの出力端子が接続される。

ＥＧ生成回路１１２ｂＡのＡＮＤ回路Ａ１−１，Ａ１−２の出力端子は、対応するクリップ回路１１５−１，１１３−１中の一のＡＮＤ回路Ａ６−１，Ａ２−１の他の入力端子に、インバータ回路（図中丸印）を介して夫々接続される。又、ＥＧ生成回路１１２ｂＡのＡＮＤ回路Ａ１−１，Ａ１−２の出力端子は更に、対応するクリップ回路１１５−１，１１３−１中の他のＡＮＤ回路Ａ６−２，Ａ２−２の一の入力端子に、夫々接続される。更に、擬似故障レジスタ１１２ｂ−２ＡのＣＬビットが示す値が、バッファＢ１を介し、クリップ回路１１５−１，１１３−１中の他のＡＮＤ回路Ａ６−２，Ａ２−２の他の入力端子に、夫々接続される。

その結果、クリップ回路１１５−１、１１３−１中、デコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象のクリップ回路の各々では、以下の動作を行う。すなわち、擬似故障レジスタ１１２ｂ−２ＡのＣＬビットが"１"の場合、他のＡＮＤ回路の他の入力端子に"１"が入力される。このため、他のＡＮＤ回路は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるクリップ期間中、"１"を出力する。他方タイマ制御回路１１２ｂ−１Ａから"０"が出力される間、"０"を出力する。 その結果、ＯＲ回路は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるクリップ期間中、"１"を出力する。他方、タイマ制御回路１１２ｂ−１Ａから"０"が出力される非クリップ期間中、一のＡＮＤ回路の出力を出力する。

他方、一のＡＮＤ回路の他の入力端子には、タイマ制御回路１１２ｂ−１Ａの出力が"１"のクリップ期間中、"０"が入力される。他方、タイマ制御回路１１２ｂ−１Ａの出力が"０"の非クリップ期間中、"１"が入力される。したがって一のＡＮＤ回路は、非クリップ期間中、情報処理部１１２ａＡの出力データ或いは上記図示せぬユニットの出力データを出力し、クリップ期間中、"０"を出力する。

その結果、ＯＲ回路は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるクリップ期間中、"１"を出力する。他方、タイマ制御回路１１２ｂ−１Ａから"０"が出力される非クリップ期間中、情報処理部１１２ａＡの出力データ及び上記図示せぬユニットの出力データを出力する。

したがって擬似故障としてデータを"１"にクリップする設定の場合（ＣＬ＝"１"）には、クリップ回路１１３−１，１１５−１中、デコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象のクリップ回路から、以下のデータが出力される。すなわち、クリップ期間中は"１"が出力され、非クリップ期間中は情報処理部１１２ａＡの出力データ或いは上記図示せぬユニットの出力データが出力される。よってこの場合、クリップ期間中にのみ、該当する信号が"１"にクリップされ、それ以外の期間には通常のシステム動作時における情報処理部１１２ａＡの出力データ或いは上記図示せぬユニットの出力データが出力される。

次に、擬似故障としてデータを"０"にクリップする設定の場合としてＣＬビットに"０"が設定された場合について説明する。この場合、擬似故障発生対象のクリップ回路の各々では、他のＡＮＤ回路の他の入力端子に"０"が入力される。このため、他のＡＮＤ回路は常に"０"を出力する。その結果、ＯＲ回路は、一のＡＮＤ回路の出力を出力する。

他方、一のＡＮＤ回路の他の入力端子には、タイマ制御回路１１２ｂ−１Ａの出力が"１"のクリップ期間中、"０"が入力される。他方、タイマ制御回路１１２ｂ−１Ａの出力が"０"の非クリップ期間中、"１"が入力される。したがって一のＡＮＤ回路は、非クリップ期間中、情報処理部１１２ａＡの出力データ或いは図示せぬユニットの出力データを出力し、クリップ期間中、"０"を出力する。

その結果、擬似故障発生対象のクリップ回路の各々のＯＲ回路は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるクリップ期間中、"０"を出力する。他方、タイマ制御回路１１２ｂ−１Ａから"０"が出力される非クリップ期間中、情報処理部１１２ａＡの出力データ或いは図示せぬユニットの出力データを出力する。

したがって擬似故障としてデータを"０"にクリップする設定の場合（ＣＬ＝"０"）には、クリップ回路１１３−１，１１５−１中、デコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象のクリップ回路から、以下のデータが出力される。すなわち、クリップ期間中は"０"が出力され、非クリップ期間は情報処理部１１２ａＡの出力データ或いは図示せぬユニットの出力データが出力される。よってこの場合、クリップ期間中にのみ、該当する信号が"０"にクリップされ、それ以外の期間には通常のシステム動作時における、情報処理部１１２ａＡの出力データ或いは図示せぬユニットの出力データが出力される。

クリップ回路１１４−１は、２組のＡＮＤ回路Ａ４−１，Ａ４−２及びＡ４−３，Ａ４−４と、２個のＯＲ回路Ｏ４−１及びＯ４−２とを有する。そして、ＡＮＤ回路Ａ４−１，Ａ４−２の夫々の出力端子がＯＲ回路Ｏ４−１の入力端子に接続される。同様にＡＮＤ回路Ａ４−３，Ａ４−４の夫々の出力端子がＯＲ回路Ｏ４−２の入力端子に接続される。又、クリップ回路１１４−１のＡＮＤ回路Ａ４−１の一の入力端子には、情報処理部１１２ａＡの対応する出力端子接続される。又、クリップ回路１１４−１のＡＮＤ回路Ａ４−３の一の入力端子には、受信側ユニット１３０の出力端子がバッファＩＢ３−１経由で接続される。

ＥＧ生成回路１１２ｂＡのＡＮＤ回路Ａ３−１，Ａ３−２の出力端子は、対応するクリップ回路１１４−１中のＡＮＤ回路Ａ４−１，Ａ４−３の夫々の他の入力端子に、インバータ回路（図中丸印）を介して夫々接続される。又、ＥＧ生成回路１１２ｂＡのＡＮＤ回路Ａ３−１，Ａ３−２の出力端子は更に、対応するクリップ回路１１４−１中のＡＮＤ回路Ａ４−２，Ａ４−４の夫々の一の入力端子に、夫々接続される。更に、擬似故障レジスタ１１２ｂ−２ＡのＣＬが示す値が、バッファＢ１を介し、クリップ回路１１４−１中のＡＮＤ回路Ａ４−２，Ａ４−４の夫々の他の入力端子に、夫々接続される。

その結果、クリップ回路１１４−１がデコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象のクリップ回路であった場合、以下の動作がなされる。すなわち、擬似故障レジスタ１１２ｂ−２ＡのＣＬが"１"の場合、ＡＮＤ回路Ａ４−２，Ａ４−４の他の入力端子に"１"が入力される。その結果、入力信号が選択される場合（ＢＵＳ＝"１"），入力信号に係るＡＮＤ回路Ａ４−４は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるデータのクリップ期間中、"１"を出力し、タイマ制御回路１１２ｂ−１Ａから"０"が出力される間、"０"を出力する。他方、入力信号に係るＡＮＤ回路Ａ４−３は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるデータのクリップ期間中、反転されることにより"０"を出力し、タイマ制御回路１１２ｂ−１Ａから"０"が出力される非クリップ期間中、受信側ユニット１３０の出力データをそのまま出力する。又、この場合、出力信号に係るＡＮＤ回路Ａ４−２は常に"０"を出力するため、出力信号に係るＯＲ回路Ｏ４−１はＡＮＤ回路Ａ４−１の出力を出力するが、ＡＮＤ回路４−１の他の入力端子には、"０"が反転されることにより"１"が入力される。このため、ＯＲ回路Ｏ４−１は情報処理部１１２ａＡの出力データをそのまま出力する。

同様に、出力信号が選択される場合（ＢＵＳ＝"０"），出力信号に係るＡＮＤ回路Ａ４−２は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるクリップ期間中、"１"を出力し、タイマ制御回路１１２ｂ−１Ａから"０"が出力される非クリップ期間中、"０"を出力する。他方、出力信号に係るＡＮＤ回路Ａ４−１は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるデータのクリップ期間中、"１"が反転されることにより"０"を出力し、タイマ制御回路１１２ｂ−１Ａから"０"が出力される非クリップ期間中、情報処理部１１２ａＡの出力データをそのまま出力する。又、この場合、入力信号に係るＡＮＤ回路Ａ４−４は"０"を出力するため、入力信号に係るＯＲ回路Ｏ４−２はＡＮＤ回路Ａ４−３の出力を出力するが、ＡＮＤ回路４−３の他の入力端子には、"０"が反転されることにより"１"が入力される。このため、ＡＮＤ回路４−３は受信側ユニット１３０の出力データをそのまま出力する。

その結果、クリップ回路１１４−１がデコーダ回路ＤＥＣ−１から"１"が入力されることにより擬似故障発生対象として選択されている場合、ＯＲ回路Ｏ４−１，Ｏ４−２中、入力信号および出力信号のうちの選択に係るＯＲ回路は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるクリップ期間中、"１"を出力し、タイマ制御回路１１２ｂ−１Ａから"０"が出力される非クリップ期間中、情報処理部１１２ａＡの出力データ或いは受信側ユニット１３０の出力データを出力する。他方、クリップ回路１１４−１のＯＲ回路Ｏ４−１，Ｏ４−２のうち、入力信号および出力信号のうちの非選択に係るＯＲ回路からは、情報処理部１１２ａＡの出力データ或いは受信側ユニット１３０の出力データが出力される。

したがってクリップ回路１１４−１がデコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象の場合であって、擬似故障としてデータを"１"にクリップする設定の場合（ＣＬ＝"１"）には、以下の動作がなされる。すなわち、クリップ回路１１４−１のＯＲ回路Ｏ４−１，Ｏ４−２のうち、入力信号および出力信号のうちの選択に係るＯＲ回路から、クリップ期間中は"１"が出力される。又、非クリップ期間は情報処理部１１２ａＡの出力データ或いは受信側ユニット１３０の出力データが出力される。よってこの場合、クリップ期間中にのみ、該当する信号が"１"にクリップされ、それ以外の期間には通常のシステム動作時における、情報処理部１１２ａＡの出力データ或いは受信側ユニット１３０の出力データが出力される。他方、クリップ回路１１４−１のＯＲ回路Ｏ４−１，Ｏ４−２のうち、入力信号および出力信号のうちの非選択に係るＯＲ回路から、常に、情報処理部１１２ａＡの出力データ或いは受信側ユニット１３０の出力データが出力される。すなわち通常のシステム動作時の信号が出力される。

次に、擬似故障としてデータを"０"にクリップする設定の場合（ＣＬ＝"０"）について説明する。この場合、クリップ回路１１４−１のＡＮＤ回路Ａ４−２，Ａ４−４の夫々の他の入力端子に"０"が入力される。このため、ＡＮＤ回路Ａ４−２，Ａ４−４中、入力信号および出力信号のうちの選択に係るＡＮＤ回路は常に"０"を出力する。その結果、該当するＯＲ回路Ｏ４−１又はＯ４−２は、該当するＡＮＤ回路Ａ４−１又はＡ４−３の出力を出力する。

ここで、ＡＮＤ回路Ａ４−１，Ａ４−３のうち、入力信号および出力信号のうちの選択に係るＡＮＤ回路の他の入力端子には、上記同様、タイマ制御回路１１２ｂ−１Ａの出力が"１"のクリップ期間中、"１"が反転されることにより"０"が入力され、他方、タイマ制御回路１１２ｂ−１Ａの出力が"０"の非クリップ期間中、"０"が反転されることにより"１"が入力される。したがってＡＮＤ回路Ａ４−１，Ａ４−３のうち、入力信号および出力信号のうちの選択に係るＡＮＤ回路は、非クリップ期間中、情報処理部１１２ａAの出力データ或いは受信側ユニット１３０の出力データを出力する。又、クリップ期間中は、"０"を出力する。又、ＡＮＤ回路Ａ４−１，Ａ４−３のうち、入力信号および出力信号のうちの非選択に係るＡＮＤ回路の他の入力端子には、"０"が反転されることにより"１"が入力される。このため、当該ＡＮＤ回路は情報処理部１１２ａＡの出力データ或いは受信側ユニット１３０の出力データを出力する。

その結果、クリップ回路１１４−１が擬似故障発生対象のクリップ回路である場合、入力信号および出力信号のうちの選択に係るＯＲ回路は、タイマ制御回路１１２ｂ−１Ａから"１"が出力されるクリップ期間中、"０"を出力し、タイマ制御回路１１２ｂ−１Ａから"０"が出力される非クリップ期間中、情報処理部１１２ａAの出力データ或いは受信側ユニット１３０の出力データを出力する。他方、入力信号および出力信号のうちの非選択に係るＯＲ回路は、情報処理部１１２ａＡの出力データ或いは受信側ユニット１３０の出力データを出力する。

したがって擬似故障としてデータを"０"にクリップする設定の場合（ＣＬ＝"０"）、クリップ回路１１４−１が擬似故障発生対象のクリップ回路である場合、以下のデータが出力される。すなわち、入力信号および出力信号のうちの選択に係るＯＲ回路からは、クリップ期間中は"０"が出力され、非クリップ期間は情報処理部１１２ａＡの出力データ或いは受信ユニット１３０の出力データが出力される。よってこの場合、クリップ期間中にのみ、該当する信号が"０"にクリップされ、それ以外の期間には通常のシステム動作時における情報処理部１１２ａＡの出力データ或いは受信ユニット１３０の出力データが出力される。他方、入力信号および出力信号のうちの非選択に係るＯＲ回路からは、情報処理部１１２ａＡの出力データ或いは受信ユニット１３０の出力データが出力される。よってこの場合、通常のシステム動作時の信号が出力される。

図８は図６に記載されたタイマ制御回路１１２ｂ−１Ａの回路構成例を示す。又、図９はタイマ制御回路１１２ｂ−１Ａの動作の流れの一例を示すタイムチャートである。

図８に示すタイマ制御回路１１２ｂ−１Ａはｎ＋１ビットアップカウンタＢＵＣ−１を有し、擬似故障レジスタ１１２ｂ−２ＡのＢｉｔ［０］のＥＮビットの有効時（ＥＮ＝"１"）において、計数値ＣＴを０から＋１ずつカウントアップする。

ｎ＋１ビットアップカウンタＢＵＣ−１は、ｎ＋１個のフリップフロップＦＦ０，ＦＦ１，...，ＦＦｎと、フリップフロップＦＦ０，ＦＦ１，...，ＦＦｎの夫々のデータ入力端子Ｄ１に接続されたＡＮＤ回路ＡＡ０，ＡＡ１，...，ＡＡｎとを有する。

各ＡＮＤ回路ＡＡ０，...，ＡＡｎの１番目の入力端子には、ＡＡ０では自己が接続されたフリップフロップの出力端子ＯＴがインバータ回路（図中丸印）を介して接続され、ＡＡ１，...，ＡＡｎでは、後述するＥＯＲ１，...，ＥＯＲｎが接続される。又、各ＡＮＤ回路ＡＡ０，...，ＡＡｎの２番目の入力端子には、上記擬似故障レジスタ１１２ｂ−２ＡのＥＮビットの出力端子が接続される。更に、各ＡＮＤ回路ＡＡ０，...，ＡＡｎの３番目の入力端子には、後述するＡＮＤ回路ＡＸ３の出力端子がインバータ回路（図中丸印）を介して接続される。

ｎ＋１ビットアップカウンタＢＵＣ−１は更に、ＡＮＤ回路ＡＡ１，...，ＡＡｎの夫々の１番目の入力端子に接続された排他論理和回路であるＥＯＲ１，...,ＥＯＲｎを有する。ＥＯＲ１の２つの入力端子には、フリップフロップＦＦ０，ＦＦ１の出力端子が夫々接続される。ＥＯＲ２，．．，ＥＯＲｎの夫々の一の入力端子には後述するＡＮＤ回路ＡＡＡ２，...，ＡＡＡｎが夫々接続される。又、ＥＯＲ２，．．，ＥＯＲｎの夫々の他の入力端子には、自己が夫々ＡＮＤ回路ＡＡ２，...，ＡＡｎを介して接続されたフリップフロップＦＦ２，...、ＦＦｎの出力端子ＯＴが夫々接続される。

ｎ＋１ビットアップカウンタＢＵＣ−１は更に、ＥＯＲ１以外の各ＥＯＲ２，...，ＥＯＲｎの他の入力端子に夫々接続されたＡＮＤ回路ＡＡＡ２，...，ＡＡＡｎを有する。ＡＮＤ回路ＡＡＡ２，...，ＡＡＡｎの各々の入力端子の夫々には、以下の端子が接続される。、図８中、ＡＮＤ回路ＡＡＡ２，...，ＡＡＡｎの各々がＥＯＲ２，...，又はＥＯＲｎおよびＡＮＤ回路ＡＡ２，...，又はＡＡｎを介して接続されたフリップフロップＦＦ２，...，又はＦＦｎより上側に記載された、当該フリップフロップを除く全てのフリップフロップの出力端子ＯＴが接続される。

当該ｎ＋１ビットアップカウンタＢＵＣ−１は、各フリップフロップＦＦ０，ＦＦ１，...，ＦＦｎのクロック入力端子ＣＫに入力されるシステムクロック信号−ＳＹＳ−ＣＬＫのタイミングで＋１ずつカウントアップする。当該ｎ＋１ビットアップカウンタＢＵＣ−１の計数値ＣＴ（ｎビット）は、フリップフロップＦＦ０，ＦＦ１，...，ＦＦｎの夫々の出力端子ＯＴから得られる。又、擬似故障レジスタ１１２ｂ−２AのＢｉｔ［２：３］のＭＯＤＥフィールドが"００"（リセット）を示す場合、上記ＡＮＤ回路ＡＸ３の出力によりＡＮＤ回路ＡＡ０，ＡＡ１，...，ＡＡｎの出力が"０"がに固定される。その結果、ｎ＋１ビットアップカウンタＢＵＣ−１は計数値ＣＴが"０"のまま固定されることにより計数動作が停止する。

図８のタイマ制御回路１１２ｂ−１Ａは更に、ＡＮＤ回路ＡＸ１、ＡＸ２，ＡＸ３、ＡＸ４，ＡＸ５、ＡＸ６，ＯＲ回路ＯＸ１，ＯＸ２，ＯＸ３、ＯＸ４，およびフリップフロップＦＦＸを有する。図８のタイマ制御回路１１２ｂ−１Ａは更に、擬似故障レジスタ１１２ｂ−２ＡのＢｉｔ［２：３］の故障モード出力であるＭＯＤＥフィールドをデコードするデコーダＤＥＣ−２を有する。

ＡＮＤ回路ＡＸ１の夫々の入力端子には、ｎ＋１ビットアップカウンタＢＵＣ−１の夫々の出力端子がインバータ回路（図中丸印）を介し或いは介さずに接続される。ここでは、ｎ＋１ビットアップカウンタＢＵＣ−１が"０"から＋１ずつカウントアップする際、"０"から開始して、１０μｓが経過するタイミングに合致する計数値ＣＴで入力値が全て１となることによりＡＮＤ回路ＡＸ１が"１"を出力するように上記インバータ回路が挿入される。ＡＮＤ回路ＡＸ１の他の入力端子には、擬似故障レジスタ１１２ｂ−２ＡのＥＮビットの出力端子が接続される。ＡＮＤ回路ＡＸ１の更に他の入力端子には、デコーダ回路ＤＥＣ−２の出力端子のうち、擬似故障レジスタ１１２ｂ−２ＡのＭＯＤＥフィールドが"０１"（１０μｓ間欠設定）の際にデコード結果として１を出力する出力端子が接続される。その結果、ＥＮ＝"１"の場合であって故障モードが"０１"（１０μｓ間欠設定）の場合、１０μｓが経過するタイミングでＡＮＤ回路ＡＸ１は"１"を出力する。他方、１０μｓが経過するタイミングを除いて、ＡＮＤ回路ＡＸ１は"０"を出力する。

同様に、ＡＮＤ回路ＡＸ２の夫々の入力端子には、ｎ＋１ビットアップカウンタＢＵＣ−１の夫々の出力端子がインバータ回路（図中丸印）を介し或いは介さずに接続される。ここでは、ｎ＋１ビットアップカウンタＢＵＣ−１が"０"から＋１ずつカウントアップする際、０から開始して、１００μｓが経過するタイミングに合致する計数値ＣＴで入力値が全て１となることによりＡＮＤ回路ＡＸ２が１を出力するように上記インバータ回路が挿入される。ＡＮＤ回路ＡＸ２の他の入力端子には、擬似故障レジスタ１１２ｂ−２ＡのＥＮビットの出力端子が接続される。ＡＮＤ回路ＡＸ１の更に他の入力端子には、デコーダ回路ＤＥＣ−２の出力端子のうち、擬似故障レジスタ１１２ｂ−２ＡのＭＯＤＥフィールド（故障モード）が"１０"（１００μｓ間欠設定）の際に１を出力する出力端子が接続される。その結果、ＥＮ＝"１"の場合であってＭＯＤＥフィールドが"１０"（１００μｓ間欠設定）の場合、１００μｓが経過するタイミングでＡＮＤ回路ＡＸ２は１を出力する。他方、１００μｓが経過するタイミングを除いて、ＡＮＤ回路ＡＸ２は０を出力する。

ＡＮＤ回路ＡＸ３の夫々の入力端子には、擬似故障レジスタ１１２ｂ−２ＡのＥＮビットの出力端子およびデコーダＤＥＣ−２の出力端子のうち、ＭＯＤＥフィールドが"００"（リセット）の際に"１"を出力する出力端子が接続される。その結果、ＥＮ＝"１"の場合であって故障モードが"００"（リセット）の場合、"１"を出力する。

ＯＲ回路ＯＸ２の夫々の入力端子には、ＡＮＤ回路ＡＸ１，ＡＸ２，ＡＸ３の夫々の出力端子が接続される。その結果、ＯＲ回路ＯＸ２は、ＭＯＤＥフィールドが１０μｓ間欠設定（ＭＯＤＥ＝"０１"）の場合、ＡＮＤ回路ＡＸ１の出力をそのまま出力する。すなわち、１０μｓ経過時は"１"を出力し、１０μｓ経過時以外の場合には"０"を出力（＋ＲＳＴ）する。同様に、ＯＲ回路ＯＸ２は、ＭＯＤＥフィールドが１００μｓ間欠設定（"１０"）の場合、ＡＮＤ回路ＡＸ２の出力をそのまま出力する。すなわち、１００μｓ経過時は１を出力し、１００μｓ経過時以外の場合は０を出力する（＋ＲＳＴ）。又、ＯＲ回路ＯＸ２は、ＭＯＤＥフィールドがリセット（ＭＯＤＥ＝"００"）の場合、ＡＮＤ回路ＡＸ３の出力をそのまま出力する。すなわち、１を出力する（＋ＲＳＴ）。

ＯＲ回路ＯＸ１の夫々の入力端子には、擬似故障レジスタ１１２ｂ−２ＡのＢｉｔ［２：３］であるＭＯＤＥフィールドが"０１"（１０μｓ間欠設定）の際に１を出力する出力端子およびＭＯＤＥフィールドが"１０"（１００μｓ間欠設定）の際に"１"を出力する出力端子が夫々接続される。又、ＡＮＤ回路ＡＸ５の夫々の入力端子には、ｎ＋１ビットアップカウンタＢＵＣ−１の夫々の出力端子がインバータ回路を介し或いは介さずに接続される。ここで上記インバータ回路は、ｎ＋１ビットアップカウンタＢＵＣ−１の計数値がＣＴ＝"１"の際に入力値が全て"１"となることによりＡＸ５が"１"を出力するようにＡＮＤ回路ＡＸ５の入力端子に挿入される。又、ＡＮＤ回路ＡＸ５の他の入力端子には、擬似故障レジスタ１１２ｂ−２ＡのＥＮビットの出力端子が接続され、更に他の入力端子には上記ＯＲ回路ＯＸ１の出力端子が接続される。その結果ＡＮＤ回路ＡＸ５は、ＥＮ＝"１"であり、ＭＯＤＥフィールドの設定が１０μｓ或いは１００μｓの間欠設定であり、且つ、ｎ＋１ビットアップカウンタＢＵＣ−１の計数値がＣＴ＝"１"の場合に、"１"を出力する。

又、ＯＲ回路ＯＸ３の夫々の入力端子には、フリップフロップＦＦＸの出力端子ＯＴおよびＡＮＤ回路ＡＸ５の出力端子が夫々接続され、ＯＲ回路ＯＸ３の出力端子はＡＮＤ回路ＡＸ６の他の入力端子に接続される。又、ＡＮＤ回路ＡＸ６の一の入力端子には、ＯＲ回路ＯＸ２の出力端子（＋ＲＳＴ）が、インバータ回路（図中丸印）を介して接続される。

又、ＡＮＤ回路ＡＸ４の夫々の入力端子には、擬似故障レジスタ１１２ｂ−２ＡのＥＮビットの出力端子と、デコーダＤＥＣ−２のＭＯＤＥフィールドが"１１"（常時設定）の際に"１"となる出力端子とが夫々接続される。したがってＡＮＤ回路ＡＸ４は、ＥＮ＝"１"で且つＭＯＤＥフィールドが常時設定（"１１"）の場合、"１"を出力し、この場合、ＯＲ回路ＯＸ４は"１"を出力する。したがってこの場合（常時設定）、タイマ制御回路１１２ｂ−１Ａは固定的に"１"を出力（＋ＴＩＭＥＲ＿ＯＴ）する。他方、ＭＯＤＥフィールドが常時設定（"１１"）以外の設定（ＭＯＤＥ＝"００"，"０１"又は"１０"）の場合、ＡＮＤ回路ＡＸ４は０を出力し、ＯＲ回路ＯＸ４は、フリップフロップＦＦＸの出力値を出力する。

ＥＮ＝"１"で且つＭＯＤＥフィールドがリセット（ＭＯＤＥ＝"００"）の場合、ＡＸ３から"１"が出力され、当該１がＯＲ回路ＯＸ２を経由して、インバータ回路で反転されて"０"とされてＡＮＤ回路ＡＸ６の一の入力端子に入力される。その結果、ＡＮＤ回路ＡＸ６は０を出力し、フリップフロップＦＦＸは当該０を取り込み、"０"を出力（ＯＴ）する。そして当該"０"の出力が、そのままＯＲ回路ＯＸ４から出力される。すなわちＥＮ＝"１"でＭＯＤＥフィールドがリセット（ＭＯＤＥ＝"００"）の場合、タイマ制御回路１１２ｂ−１Ａは"０"を出力する。他方、ＥＮ＝"０"の場合、ｎ＋１ビットアップカウンタＢＵＣ−１は計数動作を行わず、よってＣＴ＝"１"とならず、ＡＮＤ回路ＡＸ５は"１"を出力することがない。よってＯＲ回路ＯＸ３，ＡＮＤ回路ＡＸ６を経由してフリップフロップＦＦＸのデータ入力端子Ｄ１に"１"が入力されることがなく、フリップフロップＦＦＸは０を出力し、タイマ制御回路１１２ｂ−１Aは"０"を出力する。

又、ＭＯＤＥフィールドが１０μｓの間欠設定（"１０"）或いは１００μｓの間欠設定（"０１"）の場合、ｎ＋１ビットアップカウンタＢＵＣ−１の計数開始直後のＣＴ＝"１"のタイミングで、ＡＮＤ回路ＡＸ５が１を出力する（＋ＳＥＴ）。当該"１"が，ＯＲ回路ＯＸ３を経由し、ＡＮＤ回路ＡＸ６の他の入力が"１"となる。他方、ＡＮＤ回路ＡＸ１又はＡＸ２は１０μｓ又は１００μｓ経過前は０を出力し、当該０はＯＲ回路ＯＸ２を経由し、インバータ回路で反転されて"１"となり、ＡＮＤ回路ＡＸ６の一の入力端子に入力される。その結果、ＡＮＤ回路ＡＸ６は"１"を出力し、これを受けてフリップフロップＦＦＸが"１"を出力する。当該１はＯＲ回路ＯＸ３およびＡＮＤ回路ＡＸ６を経由してＦＦＸに入力される。したがって、１０μｓ又は１００μｓ経過前は、フリップフロップ回路ＦＦＸは"１"を出力し、タイマ制御回路は"１"を出力する。

次に、ＭＯＤＥフィールドの設定に基づいて、１０μｓ又は１００μｓ経過時、ＡＮＤ回路ＡＸ１又はＡＸ２は"１"を出力し、ＯＲ回路ＯＸ２を経由し、インバータ回路で反転され、ＡＮＤ回路ＡＸ６の一の入力が０となる。これを受けてフリップフロップＦＦＸが０を出力する。当該０はＯＲ回路ＯＸ３、ＡＮＤ回路ＡＸ６を経由してフリップフロップＦＦＸに入力される。その結果、以降フリップフロップ回路ＦＦＸは"０"を出力し、タイマ制御回路は"０"を出力する。

ｎ＋１ビットアップカウンタＢＵＣ−１は更に計数を続け、全フリップフロップＦＦ０，ＦＦ１，...，ＦＦｎの出力が"１"の最大値となり、次のタイミングで全フリップフロップＦＦ０，ＦＦ１，...，ＦＦｎの出力が"０"となる。すなわち自動的に計数値が"０"にリセットされ、その後は上記同様、ＣＴ＝"１"から＋１ずつのカウントアップを開始する。

したがって、ＭＯＤＥフィールドの設定が１０μｓ或いは１００μｓの間欠設定の場合、タイマ制御回路１１２ｂ−１Ａは、ｎ＋１ビットアップカウンタＢＵＣ−１の計数値がＣＴ＝"１"になると"１"を出力し、その後、１０μｓ或いは１００μｓに至るまで、"１"を出力する。そして１０μｓ或いは１００μｓに至った後、タイマ制御回路１１２ｂ−１Ａは"０"を出力する。更に、ｎ＋１ビットアップカウンタＢＵＣ−１が＋１ずつカウントアップを続行してＣＴが最大値となり"０"にリセットされて再びＣＴ＝"１"となると、タイマ制御回路１１２ｂ−１Ａは再び"１"を出力し、再度１０μｓ或いは１００μｓに至るまで、"１"を出力する。以降は上記同様の動作を繰り返す。すなわち、最初の１０μｓ或いは１００μｓの間、タイマ制御回路１１２ｂ−１Ａは"１"を出力し、その後ｎ＋１ビットアップカウンタＢＵＣ−１がリセットするまで"０"を出力し、リセット後、再び最初の１０μｓ或いは１００μｓの間、"１"を出力する、という動作を繰り返す。その結果上記の如く、特定の信号を"１"又は"０"にクリップする擬似故障が、１０μｓ或いは１００μｓの間、維持される。そして、その後一定時間、当該擬似故障が解消された状態が維持され、その後再び１０μｓ或いは１００μｓの間、擬似故障状態が維持される、という動作が繰り返される。

次に上述したタイマ制御回路１１２ｂ−１Ａの動作を、図９のタイムチャートとともに説明する。図９（ａ）はシステムクロック信号（−ＳＹＳ−ＣＬＫ）の波形を示し、（ｂ）は擬似故障レジスタ１１２ｂ−２ＡのＥＮビットの値を示す。（ｃ）は、故障モード（ＭＯＤＥ＝"００"，"０１"，"１０"又は"１１"）を示す。（ｄ）は、ｎ＋１ビットアップカウンタＢＵＣ−１の計数値（ＣＴ）を示す。（ｅ）は、ＡＮＤ回路ＡＸ５の出力値（＋ＳＥＴ）を示し、（ｆ）はＯＲ回路ＯＸ２の出力値（＋ＲＳＴ）を示す。（ｇ）は、ＯＲ回路ＯＸ４の出力値（＋ＴＩＭＥＲ＿ＯＴ）、すなわちタイマ制御回路１１２ｂ−１Ａの出力値を示す。

図９において、まず、ＥＮビットを"１"が設定され、故障モードがリセット（ＭＯＤＥ＝"００"）に設定される。この状態でＡＮＤ回路ＡＸ３が"１"を出力するので、上記の如く、ｎ＋１ビットアップカウンタＢＵＣ−１の計数動作は行われない。

次に，例えば図９（ｃ）のＢｉｔ［２：３］（ＭＯＤＥフィールド）が"０１"（１０μｓ間欠設定）に設定される。その結果、ｎ＋１ビットアップカウンタＢＵＣ−１の計数（（ｄ））が開始され（ＣＴ＝"１"）、同タイミングでＡＮＤ回路ＡＸ５（（ｅ））が"１"を出力する。当該"１"はＯＲ回路ＯＸ３を経由し、ＡＮＤ回路ＡＸ６の他の入力端子に入力される。又、ＭＯＤＥフィールドが"０１"の場合（１０μｓ間欠設定）に対応するＡＮＤ回路ＡＸ１は１０μｓ経過する前は０を出力し、ＡＮＤ回路ＡＸ６の一の入力は、ＯＲ回路ＯＸ２を経由して伝達された当該"０"がインバータ回路で反転されて"１"となる。その結果、ＡＮＤ回路ＡＸ６は"１"を出力し、当該"１"がフリップフロップＦＦＸで取り込まれ、ＯＲ回路ＯＸ４から出力される（＋ＴＩＭＥＲ＿ＯＴ）（（ｇ））。そして当該出力"１"は、ＯＲ回路ＯＸ３に入力され、ＡＮＤ回路ＡＸ６を経由してフリップフロップＦＦＸに入力される。その結果、ｎ＋１ビットアップカウンタＢＵＣ−１の計数値が１０μｓに対応する値に至るまで、ＯＲ回路ＯＸ４の出力＋ＴＩＭＥＲ＿ＯＴ、すなわちタイマ制御回路１１２ｂ−１Ａの出力は"１"に維持される。

ｎ＋１ビットアップカウンタＢＵＣ−１の計数値が１０μｓに対応する値に至ると、ＡＮＤ回路ＡＸ１が"１"を出力し、当該"１"がＯＲ回路ＯＸ２を経由して伝達され（＋ＲＳＴ）（（ｆ））、インバータ回路で反転されて"０"となってＡＮＤ回路ＡＸ６に入力される。その結果、ＡＮＤ回路ＡＸ６は、"０"を出力し、当該"０"がフリップフロップＦＦＸに取り込まれ、フリップフロップＦＦＸは"０"を出力し、当該"０"はＯＲ回路ＯＸ３の他の入力となる。他方、このとき、ＡＮＤ回路ＡＸ５の計数値の入力値はＣＴ＝"１"ではないので、ＯＲ回路ＯＸ３の一の入力も"０"であり、その結果、ＯＲ回路ＯＸ３が"０"を出力する。当該０の入力によってＡＮＤ回路ＡＸ６の出力端子が"０"となり、フリップフロップＦＦＸは当該"０"を取り込んで出力する。当該"０"はＯＲ回路ＯＸ４を経由してタイマ制御回路１１２ｂ−１Ａから出力される（（ｇ））。以降、ＡＮＤ回路ＡＸ５の計数値の入力が再びＣＴ＝"１"となることによってＡＮＤ回路ＡＸ５が"１"を出力するまで、タイマ制御回路１１２ｂ−１Ａは"０"を出力する（（ｇ））。

すなわち、ｎ＋１ビットアップカウンタＢＵＣ−１はそのまま計数を続けてＣＴが最大値となり（（ｄ））となり、その次にＣＴが"０"にクリアされて再びＣＴ＝"１"になると、ＡＮＤ回路ＡＸ５が"１"を出力する（＋ＳＥＴ）（（ｅ））。そして当該"１"が上記同様、ＯＲ回路ＯＸ３，ＡＮＤ回路ＡＸ６を経由して伝達されてフリップフロップＦＦＸに取り込まれ、フリップフロップＦＦＸは"１"を出力し、当該１が、ＯＲ回路ＯＸ４を経由してタイマ制御回路１１２ｂ−１Ａから出力される（（ｇ））。以降、ｎ＋１ビットアップカウンタＢＵＣ−１の計数動作に応じ、上記同様の動作が繰り返される。すなわち上記の如く、この場合、ｎ＋１ビットアップカウンタＢＵＣ−１の計数が開始されると、１０μｓ経過するまで、タイマ制御回路１１２ｂ−１Ａは１を出力する。そして、１０μｓ経過後は、ｎ＋１ビットアップカウンタＢＵＣ−１の計数値ＣＴが最大値となり、リセットされて再びＣＴ＝"１"から計数が開始されるまで、タイマ制御回路１１２ｂ−１Ａは０を出力する。そして、上記の如くｎ＋１ビットアップカウンタＢＵＣ−１の計数値ＣＴが最大値となり、リセットされて再びＣＴ＝"１"から計数が開始されると、１０μｓ経過するまで、タイマ制御回路１１２ｂ−１Ａは"１"を出力する。以降、このように、１０μｓの間、"１"を出力し、その後、ｎ＋１ビットアップカウンタＢＵＣ−１がリセットされるまで"０"を出力し、その後再び１０μｓの間、"１"を出力する、という動作が繰り返される。

以下、図１０−図１３とともに、実施例３について説明する。実施例３に係る情報処理装置１０００Ｂも、図６−図９とともに上述した実施例２に係る情報処理素位置１０００Ａと同様の構成を含み、同様の構成部分には同一の符号を付し、適宜重複する説明を省略する。

図１０は実施例３による擬似故障発生方法で使用する擬似故障レジスタ１１２ｂ−２Ｂ（図１３参照）の構成例を示す。ここでは図７に示す実施例２の場合同様、Ｂｉｔ［０］がイネーブルビット（ＥＮ）であり、Ｂｉｔ［１］のビットがクリップ値を示すクリップビット（ＣＬ）であり、Ｂｉｔ［２：３］の２ビットが故障モードを示す故障モードフィールド（ＭＯＤＥ）である。ここで図１０の実施例３の場合には、ＭＯＤＥフィールドによる間欠設定が、１０μｓ又は１００μｓ間欠設定の代わりに、１０ｍｓ又は１００ｍｓ間欠設定である。更に、Ｂｉｔ［４：６］の３ビットが、間欠設定時、故障発生対象の信号に対し、指定回数のみ擬似故障を発生させる際の発生回数（指定回数）を指定するＮＵＭフィールドである。このＮＵＭフィールド（３ビット）により、擬似故障発生回数として１回〜７回（ＮＵＭ＝"００１"〜"１１１"）のうち、所望の回数（指定回数）を指定できる。そしてＢｉｔ［７：２２］の１６ビットは擬似故障を生じさせる信号を入出力する端子（最大６５５３６ピン）を指定するアドレスを示すＡＤＤビットである。

図１１は実施例３の擬似故障発生方法で使用するタイマ制御回路１１２ｂ−１Ｂ（図１３参照）の回路構成例を示す。図１１に示すタイマ制御回路１１２ｂ−１Ｂの回路構成例は、図８とともに上述したタイマ制御回路１１２ｂ−１Ｂの回路構成例と同様の回路構成要素を含み、同様の回路構成要素には同一の符号を付し、適宜重複する説明を省略する。

図１１のタイマ制御回路１１２ｂ−１Ｂは、図８のタイマ制御回路１１２ｂ−１Ａに対し、３ビットダウンカウンタＢＤＣ−１を有する点が異なる。３ビットダウンカウンタＢＤＣ−１は、夫々が計数値を示すビット値をそれぞれのＯＴ端子から出力する３個のフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３を有する。３ビットダウンカウンタＢＤＣ−１は更に、フリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３の夫々の出力端子ＯＴが入力端子に接続されたＯＲ回路ＯＹ５を有する。３ビットダウンカウンタＢＤＣ−１は更に、ＡＮＤ回路ＡＸ７を有する。ＡＮＤ回路ＡＸ７では、フリップフロップＦＦＸの出力端子ＯＴが一の入力端子に接続され、ＯＲ回路ＯＹ５の出力端子が他の入力端子に接続され、出力端子がＯＲ回路ＯＸ４の一の入力端子に接続される。

３ビットダウンカウンタＢＤＣ−１は更に、フリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３の夫々のデータ入力端子Ｄ１に出力端子が夫々接続されたＯＲ回路ＯＹ２，ＯＹ３，ＯＹ４を有する。又、ＯＲ回路ＯＹ２，ＯＹ３，ＯＹ４の夫々の１番目の入力端子に出力端子が接続されたＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７が設けられる。ＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７の各々の１番目の入力端子にはＯＲ回路ＯＸ５の出力端子が接続され、３番目の入力端子にはＯＲ回路ＯＹ５の出力端子が接続される。３ビットダウンカウンタＢＤＣ−１は更に、ＯＲ回路ＯＹ２，ＯＹ３，ＯＹ４の夫々の２番目の入力端子に出力端子が接続されたＡＮＤ回路ＡＹ２，ＡＹ５，ＡＹ８を有する。ＡＮＤ回路ＡＹ２，ＡＹ５，ＡＹ８の各々の一の入力端子には、ＯＲ回路ＯＸ５の出力端子がインバータ回路（図中丸印）を介して接続される。又、ＡＮＤ回路ＡＹ２，ＡＹ５，ＡＹ８の他の入力端子には、それぞれＯＲ回路ＯＹ２，ＯＹ３，ＯＹ４を介して接続されたフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３の出力端子ＯＴが夫々接続される。

３ビットダウンカウンタＢＤＣ−１は更に、出力端子がＯＲ回路ＯＹ２，ＯＹ３，ＯＹ４の３番目の入力端子に接続されたＡＮＤ回路ＡＹ３，ＡＹ６，ＡＹ９を有する。ＡＮＤ回路ＡＹ３，ＡＹ６，ＡＹ９の夫々の一の入力端子にはＡＮＤ回路ＡＸ３の出力端子が接続され、他の入力端子には擬似故障レジスタ１１２ｂ−２ＢのＢｉｔ［４：６］のＮＵＭフィールドの出力端子が夫々接続される。その結果、ＭＯＤＥフィールドがリセット（ＭＯＤＥ＝"００"）の際に、擬似故障レジスタ１１２ｂ−２ＢのＮＵＭフィールドの夫々の値が、ＡＮＤ回路ＡＹ３，ＡＹ６，ＡＹ９からそのまま出力され、ＯＲ回路ＯＹ２，ＯＹ３，ＯＹ４を経由して、システムクロック信号（−ＳＹＳ−ＣＬＫ）のタイミングで、フリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３に予め設定される。

３ビットダウンカウンタＢＤＣ−１は更に、フリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３の夫々の出力値を反転するインバータ回路Ｎ１，Ｎ２，Ｎ３を有する。３ビットダウンカウンタＢＤＣ−１は更に、夫々の出力端子がＡＮＤ回路ＡＹ４，ＡＹ７の夫々の２番目の入力端子に接続されたＥＯＲＹ１，ＥＯＲＹ２を有する。３ビットダウンカウンタＢＤＣ−１は更に、ＥＯＲＹ２の一の入力端子に出力端子が接続され、夫々の入力端子にはフリップフロップＦＦＹ１，ＦＦＹ２の夫々の出力端子が接続されたＯＲ回路ＯＹ１を有する。

ＥＯＲＹ１の一の入力端子にはフリップフロップＦＦＹ１の出力端子が接続され、他の入力端子にはインバータ回路Ｎ２の出力端子が接続される。又、ＥＯＲＹ２の一の入力端子にはＯＲ回路ＯＹ１の出力端子が接続され、他の入力端子にはインバータ回路Ｎ３の出力端子が接続される。

次に図１１のタイマ制御回路１１２ｂ−１Ｂの動作について説明する。ＭＯＤＥフィールドが１０ｍｓ又は１００ｍｓの間欠設定の場合、図８のタイマ制御回路１１２ｂ−１Ａ同様のｎ＋１ビットアップカウンタＢＵＣ−２の計数動作によって１０ｍｓ又は１００ｍｓが経過する前、ＡＮＤ回路ＡＸ１およびＡＸ２の出力は"０"である。当該"０"はＯＲ回路ＯＸ５を経由して、ＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７に入力され、ＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７の出力は"０"となる。他方、ＡＮＤ回路ＡＹ２，ＡＹ５，ＡＹ８には、上記ＯＲ回路ＯＸ５の出力"０"が、インバータ回路（図中丸印）で反転され、"１"となって入力される。又、ＡＮＤ回路ＡＹ３，ＡＹ６，ＡＹ９に入力されるＡＮＤ回路ＡＸ３の出力は、ＭＯＤＥフィールドがリセット（ＭＯＤＥ＝"００"）以外の１０ｍｓ又は１００ｍｓの間欠設定であるため、"０"であり、その結果ＡＮＤ回路ＡＹ３，ＡＹ６，ＡＹ９は"０"を出力する。したがって１０ｍｓ又は１００ｍｓが経過する前は、ＡＮＤ回路ＡＹ２，ＡＹ５，ＡＹ８が、フリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３の夫々の出力値をそのまま出力する。そして当該出力がＯＲ回路ＯＹ２，ＯＹ３，ＯＹ４を経由してそのままフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３に入力される。その結果、１０ｍｓ又は１００ｍｓが経過する前は、フリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３に設定された値、すなわち擬似故障レジスタ１１２ｂ−２ＢのＮＵＭフィールドの値が保持される。

次に１０ｍｓ又は１００ｍｓの経過時、ＡＮＤ回路ＡＸ１又はＡＸ２の出力が"１"となる。当該"１"はＯＲ回路ＯＸ５を経由してＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７の夫々に入力される。ここで上記の如くＭＯＤＥフィールドがリセット（ＭＯＤＥ＝"００"）の際にフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３に擬似故障レジスタ１１２ｂ−２ＢのＮＵＭフィールドの値が設定されている。当該ＮＵＭフィールドの値が"０００"以外の値であれば、ＯＲ回路ＯＹ５の出力は"１"となる。そして当該１がＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７の夫々に入力される。その結果、ＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７は、夫々インバータ回路Ｎ１の出力、ＥＯＲＹ１，ＥＯＲＹ２の夫々の出力をそのまま出力する。当該出力はＯＲ回路ＯＹ２，ＯＹ３，ＯＹ４を経由してフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３に入力される。

ここで３個のフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３、インバータ回路Ｎ１，Ｎ２，Ｎ３およびＥＯＲＹ１，ＥＯＲＹ２により、ダウンカウンタが形成される。当該ダウンカウンタは、各フリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３のクロック入力端子ＣＫに入力されるクロック信号（−ＳＹＳ−ＣＬＫ）のタイミングで計数値を１ずつ減算する。したがって上記の如く、インバータ回路Ｎ１、およびＥＯＲＹ１，ＥＯＲＹ２の夫々の出力値がそのままフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３の夫々に入力される状態において上記ダウンカウンタの減算動作が実行される。

当該ダウンカウンタの減算動作により、フリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３に設定された値、すなわち擬似故障レジスタ１１２ｂ−２ＢのＮＵＭフィールドの値が１減算される。その後は、ｎ＋１ビットアップカウンタＢＵＣ−２の計数値ＣＴの最大値を経てリセットされてから再度１０ｍｓ又は１００ｍｓが経過するまで、ＡＮＤ回路ＡＸ１又はＡＸ２の出力する値は"１"とはならない。したがって、その間、ダウンカウンタの計数値が保持される。そして再度１０ｍｓ又は１００ｍｓが経過すると、上記同様、ダウンカウンタの減算動作によって計数値が１減算される、という動作が繰り返される。そして当該動作の繰り返しの結果、ダウンカウンタの計数値が"０"（すなわちフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３の夫々の出力値が"０"）となる。その結果、ＯＲ回路ＯＹ５が"０"を出力し、当該"０"がＡＮＤ回路ＡＸ７に入力され、ＡＮＤ回路ＡＸ７は"０"を出力する。その結果、ＯＲ回路ＯＸ４が"０"を出力し、タイマ制御回路１１２ｂ−１Ｂは"０"を出力し、擬似故障の発生が抑制される。

上記ＯＲ回路ＯＹ５の出力０は又、ＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７にも入力される。その結果、以降、１０ｍｓ又は１００ｍｓが経過してもＡＮＤ回路ＡＹ１，ＡＹ４，ＡＹ７は０を出力するので、ダウンカウンタの減算動作が停止され、計数値として"０"が維持されることとなるので、引き続き擬似故障の発生が抑制される。

このように実施例３によれば、擬似故障が、擬似故障レジスタ１１２ｂ−２ＢのＮＵＭフィールドに設定した擬似故障発生回数（指定回数）分、発生され、指定回数の擬似故障の発生が終了すると、以降、擬似故障の発生が抑制される。

次に、図１２とともに、上述の実施例３のタイマ制御回路１１２ｂ−１Ｂの動作例について説明する。図１２（ａ）はシステムクロック信号（−ＳＹＳ−ＣＬＫ）の波形を示し、（ｂ）は擬似故障レジスタ１１２ｂ−２ＢのＥＮビットの値を示す。（ｃ）は、ＭＯＤＥフィールドの設定値（ＭＯＤＥ＝"００"，"０１"，"１０"又は"１１"）を示す。（ｄ）は擬似故障発生回数（指定回数）を示し、（ｅ）は、ｎ＋１ビットアップカウンタＢＵＣ−２の計数値（ＣＴ）を示す。（ｆ）は３ビットダウンカウンタＢＤＣ−１（ダウンカウンタ）の計数値を示し、（ｇ）は、ＡＮＤ回路ＡＸ５の出力値（＋ＳＥＴ）を示し、（ｈ）はＯＲ回路ＯＸ２の出力値（＋ＲＳＴ）を示す。（ｉ）は、ＯＲ回路ＯＸ４の出力値（＋ＴＩＭＥＲ＿ＯＴ）、すなわちタイマ制御回路１１２ｂ−１Ｂの出力値を示す。

図１２の例では、一例として、ＭＯＤＥフィールドとして１０ｍｓ間欠設定（ＭＯＤＥ＝"０１"）が設定される。又、擬似故障発生回数（指定回数）であるＮＵＭＢフィールド（図１２（ｄ））として、３回（ＮＵＭ＝"０１１"）が設定される。図９の動作例同様、ｎ＋１ビットアップカウンタＢＵＣ−２の計数動作が開始されると、計数値ＣＴ＝"１"のタイミングで、ＡＮＤ回路ＡＸ５が"１"を出力し（＋ＳＥＴ）（（ｇ））、その結果、図９の動作例同様、フリップフロップＦＦＸが"１"を出力する。ここでフリップフロップＦＦＹ１，ＦＦＹ２，ＦＦＹ３に設定される指定回数は３回（ＮＵＭ＝"０１１"）であり、ＮＵＭの値は"０"以外であるので、ＯＲ回路ＯＹ５は"１"を出力し、ＡＮＤ回路ＡＸ７は"１"を出力する。その結果ＯＲ回路ＯＸ４は"１"を出力（＋ＴＩＭＥＲ＿ＯＴ）し、タイマ制御回路１１２ｂ−１Ｂは"１"を出力し、擬似故障が発生される。

以降、図９の動作例同様、１０ｍｓが経過するまで、タイマ制御回路１１２ｂ−１Ｂの出力（＋ＴＩＭＥＲ＿ＯＴ）が"１"に維持され、その間、擬似故障が継続される。１０ｍｓが経過すると、図９の動作例同様、ＡＮＤ回路ＡＸ１が１を出力し、その結果、ＯＲ回路ＯＸ２が"１"を出力（＋ＲＳＴ）し、当該１がインバータ回路（図中丸印）で反転されて０となってフリップフロップＦＦＸに入力される。その結果図９の動作例同様、以降、ｎ＋１ビットアップカウンタＢＵＣ−２の計数値が最大値を経て"０"にリセットされて再度ＣＴ＝"１"になるまで、フリップフロップＦＦＸは"０"を出力し、タイマ制御回路１１２ｂ−１Ｂの出力（＋ＴＩＭＥＲ＿ＯＴ）が"０"に維持されるとともに、３ビットダウンカウンタＢＤＣ−１の計数値が１減算される。そして再度ＣＴ＝"１"になると、上記同様の動作によってタイマ制御回路１１２ｂ−１Ｂの出力（＋ＴＩＭＥＲ＿ＯＴ）が"１"になる。

このように、図９の動作例と異なる点（間欠設定の設定時間を除く）は、以下の通りである。すなわち、ｎ＋１ビットアップカウンタＢＵＣ−２の計数動作により１０ｍｓの経過が示される度に、擬似故障の発生が中断されるとともに、３ビットダウンカウンタＢＤＣ−１の計数値が１ずつ減算される（"０１１"→"０１０"→"００１"→"０００"）点である。

当該３ビットダウンカウンタＢＤＣ−１の計数値の減算の結果、当該計数値が"０"となると、上記の如く、タイマ制御回路１１２ｂ−１Ｂの出力は"０"が維持され、以降、擬似故障の発生が抑制される。その結果図１２の動作例の場合、擬似故障の発生が指定回数の３回分、間欠的に実行され、その後、擬似故障の発生が抑制される。

図１３は、実施例３による情報処理装置１０００Ｂの構成例を示す。図１３の構成は図６の構成に含まれる構成部分と同様の構成部分を含み、同様な構成部分には同一の符号を付し、適宜重複する説明を省略する。

図１３に示す情報処理装置１０００Ｂは、サーミスタＴＨ−１および送信側ユニット１１０Ｂを搭載した被試験プリント配線基板１００Ｂと、受信ユニット１２０Ｂと、ＳＣＩ２００とＳＶＰ３００とを有する。又、送信ユニット１１０Ｂは、サーミスタＴＨ−１の出力値を増幅するバッファＩＢＸ，アナログ−ディジタル変換器ＡＤＣ−１，クリップ回路１１３−１，情報処理部（内部ロジック）ＬＧ−１，ＪＴＡＧ−ＩＦ１１１，およびＥＧ生成回路１１２ｂＢを有する。情報処理部ＬＧ−１は、シリアル−パラレルインタフェースＳＰＩ−１を有する。又、受信側ユニット１２０Ｂは、情報処理装置ＬＧ−２および演算処理装置であるＭＰＵ(Micro Processor Unit)ＭＰＵ−１を有する。

サーミスタＴＨ−１は、当該情報処理装置１０００Ｂの排気温度又は吸気温度を検出する温度センサである。又、受信側ユニット１２０Ｂは情報処理装置１０００Ｂの電源を制御するＳＰＣ（System Power Controller）である。又、送信側ユニット１１０Ｂは受信側ユニット１２０ＢであるＳＰＣの拡張ユニットであり、情報処理装置１０００Ｂの電源やセンサの制御台数を拡張する機能を有するＳＰＣＥ(System Power Controller Extender)である。

送信側ユニット１１０ＢであるＳＰＣＥは、サーミスタＴＨ−１の出力信号をバッファＩＢＸで増幅し、アナログ−ディジタル変換器ＡＤＣ−１でディジタル化する。更に図示せぬ他の温度センサの出力信号と併せて、シリアル−パラレルインタフェースＳＰＩ−１でシリアル信号に変換し、受信側ユニット１２０Ｂに出力する。

ここでサーミスタＴＨ−１が排気温度に応じて出力電圧を変化させる排気温度センサである場合、受信側ユニット１２０ＢであるＳＰＣは以下の動作を行う。受信側ユニット１２０ＢであるＳＰＣは、送信側ユニット１１０ＢであるＳＰＣＥから受信した信号に基づき、内部ロジックＬＧ−１の出力のオープン（断線）状態又はショート（短絡）状態の有無を、情報処理装置１０００Ｂのシステムの電源投入から電源切断まで監視する。そして、内部ロジックＬＧ−１の出力について、オープン又はショートの状態を示す信号レベルが３２ｍｓ〜６４ｍｓ（閾値）の期間中継続した場合、排気温度が異常と判断し、ＭＰＵ ＭＰＵ−１に対し割り込みを行い、システムアラーム切断処理を実行してシステムの電源を切断する。そしてＳＶＰ３００に対し、排気温度異常に対応するフラグコードを通知する。尚、ＳＶＰ３００はシステムの電源とは同じ電源を有し、次回システム電源投入時に切断時のフラグコードを表示する。

又、サーミスタＴＨ−１が吸気温度に応じて出力電圧が変化する吸気温度センサである場合、受信側ユニット１２０ＢであるＳＰＣは以下の動作を行う。送信側ユニット１１０ＢであるＳＰＣＥから受信した信号に基づき、１秒間隔で吸気温度センサの出力電圧を判定し、吸気温度センサの出力電圧が３回連続して異常値を示した場合、吸気温度が異常と判断し、ＳＶＰ３００に対し、排気温度異常に対応するフラグコードを通知する。そして、情報処理装置１０００Ｂが搭載するファンの回転数を上げる制御を行う。

そしてサーミスタＴＨ−１が排気温度に応じて出力電圧を変化させる排気温度センサである場合に擬似温度異常を発生させる場合には、擬似故障レジスタ１１２ｂ−２ＢのＭＯＤＥフィールドを１０ｍｓ間欠設定（ＭＯＤＥ＝"０１"）又は１００ｍｓ間欠設定（ＭＯＤＥ＝"１０"）に設定する。更に、擬似温度異常発生回数（指定回数）を指定するＮＵＭフィールドを１回（ＮＵＭ＝"００１"）に設定する。その結果、タイマ制御回路１１２ｂ−１Ｂがクリップ回路１１３−１を制御し、排気温度センサであるサーミスタＴＨ−１の出力値（＋ＳＥＮＳＯＲ＿ＯＵＴ）を、"０"又は"１"にクリップすることにより擬似温度異常を発生させる。又、サーミスタＴＨ−１の出力値（＋ＳＥＮＳＯＲ＿ＯＵＴ）の"０"又は"１"のクリップを、１０ｍｓの期間に１回のみ、或いは、１００ｍｓの期間に１回のみ、行うことができる。その結果、上記の擬似温度異常によるオープン状態又はショート状態を、上記閾値３２ｍｓ〜６４ｍｓ以下の期間である１０ｍｓ、或いは上記閾値３２ｍｓ〜６４ｍｓを超える期間である１００ｍｓの期間に１回のみ、生じさせることができる。

又、サーミスタＴＨ−１が吸気温度センサである場合、擬似故障レジスタ１１２ｂ−２ＢのＭＯＤＥフィールドとして、１０ｍｓ間欠設定（ＭＯＤＥ＝"０１"）を設定し、指定回数であるＮＵＭフィールドとして、例えば、３回（ＮＵＭ＝"０１１"）もしくは４回（ＮＵＭ＝"１００"）を設定する。その結果、タイマ制御回路１１２ｂ−１Ｂは、吸気温度の異常を示す擬似温度異常によるオープン状態又はショート状態を、連続して３回（閾値以内）もしくは４回（閾値を超過）のみ、生じさせる。

このように、実施例３によれば、排気温度センサ或いは吸気温度センサの監視機能の判定を行う際、判定条件である閾値以内の場合と閾値を超過する場合の両方の場合につき、ＢＢＣテスタを使用する場合に比し、容易且つ確実に検証することができる。

次に実施例４につき、図１４〜図１７とともに説明する。図１４は、実施例４の擬似故障発生方法を実施する被試験プリント配線基板１００Ｃの構成を示す。図１４の被試験プリント配線基板１００Ｃには、送信側ユニット１１０Ｃと、受信側ユニット１２０Ｃとが搭載されている。当該被試験プリント配線基板１００Ｃは、例えば図４に示す実施例１同様、図示せぬ情報処理装置内に設けられ、当該情報処理装置が有するＳＣＩによってＪＴＡＧインタフェースを用いた試験がなされ、ＳＶＰによって動作が監視される。

受信側ユニット１２０Ｃは、情報処理装置のシステム電源投入時に行われるＰＯＮ−ＲＥＳＥＴ(Power ON RESET)手順においてシステムクロック信号を発生させる発振回路ＯＳＣ−１を有する。ＰＯＮ−ＲＥＳＥＴ手順とは、システムの電源投入時にシステムをリセットする手順を言う。受信側ユニット１２０Ｃは更に、システムクロック信号を所望の周波数で発振させるＰＬＬ（Phase Locked Loop）ＰＬＬ−１およびＳＹＳ−ＣＤ（SYStem Clock Distribute）ＳＣＤ−１を有する。ＳＹＳ−ＣＤ ＳＣＤ−１は、ＰＬＬ ＰＬＬ−１から出力されたシステムクロック信号を分配する機能を有する回路である。図１４の例では、ＳＹＳ−ＣＤ ＳＣＤ−１は、被試験プリント配線基板１００Ｃ上の受信側ユニット１２０Ｃに対し、２系統の差動(differential)信号である基準クロック(reference clock)信号を供給する。差動信号を伝送することにより、一つの信号に対し２本の信号線を使用して互いに逆相の信号を送信し、受信側で２本の信号電圧の差分を取ることにより、単相(single-end)信号を伝送する場合よりも、外来ノイズに対する耐性を向上させることができる。

受信側ユニット１２０Ｃは、差動増幅回路Ｍ１、Ｍ２で上記２系統の基準クロック信号を夫々増幅し、増幅後の差動信号である基準クロック信号−ＲＥＦ＿ＣＬＫ０，−ＲＥＦ＿ＣＬＫ１をセレクタＳＥＬ−１に供給する。差動増幅回路Ｍ１は、差動増幅器ＡＭＰ−１と、プルアップ終端抵抗器Ｒ−１，スイッチＳＷ−１，およびプルダウン終端抵抗器Ｒ−２，スイッチＳＷ−２を有する。尚、差動増幅回路Ｍ２も、差動増幅回路Ｍ１と同様の回路構成を有する。

受信側ユニット１２０Ｃは更に、ＪＴＡＧ−ＩＦ１２２，レジスタ(CFR: Configuration Register)ＣＦＲ−１、レジスタ(Clock Configuration Register)ＣＣＦＲ−１，ＥＧ生成回路１２３およびクリップ回路１２４を有する。ここでＪＴＡＧ−ＩＦ１２２、ＥＧ生成回路１２３およびクリップ回路１２４は、夫々、図１３に示すＪＴＡＧ−ＩＦ１１１、ＥＧ生成回路１１２ｂＢおよびクリップ回路１１３−１と同様の構成を有する。

差動増幅回路Ｍ１のプルアップ終端抵抗器Ｒ−１，およびプルダウン終端抵抗器Ｒ−２を有効にする場合には、レジスタＣＦＲ−１をＪＴＡＧ−ＩＦ１２２を介してＰＣ＝"１"に設定する。その結果、当該ＰＣ＝"１"を示す信号がクリップ回路１２４を経由してスイッチＳＷ−１，ＳＷ−２に入力され、スイッチＳＷ−１，ＳＷ−２が夫々オン状態となる。その結果、差動信号である基準クロック信号の信号線−ＲＥＦ＿ＣＬＫ0_ＰＸは、プルアップ終端抵抗器Ｒ−１を介し、電源に接続される。同様に、差動信号である基準クロック信号の信号線＋ＲＥＦ_ＣＬＫ0_ＮＸは、プルダウン終端抵抗器Ｒ−２を介し、接地される。プルアップ終端抵抗器Ｒ−１およびプルダウン終端抵抗器Ｒ−２は このように配線の終端側（受信端側）に設けることにより、信号の反射を防ぎ、波形乱れの少ない信号伝送を果たすことができる。

ここで差動増幅回路Ｍ１の出力がセレクタＳＥＬ−１によって選択されず、差動増幅回路Ｍ１が出力する基準クロック信号が使用されない場合、プルアップ終端抵抗器Ｒ−１およびプルダウン終端抵抗器Ｒ−２は不要である。この場合、レジスタＣＦＲ−１をＪＴＡＧ−ＩＦ１２２を介してＰＣ＝"０"に設定する。その結果、スイッチＳＷ−１，ＳＷ−２がオフ（開状態）となり、プルアップ終端抵抗器Ｒ−１，プルダウン終端抵抗器Ｒ−２の回路は切断され、プルアップ終端抵抗器Ｒ−１，プルダウン終端抵抗器Ｒ−２は使用されない。

セレクタＳＥＬ−１は、ＪＴＡＧ−ＩＦ１２２によるレジスタＣＣＦＲ−１の設定により、差動増幅回路Ｍ１、Ｍ２のいずれかが出力する基準クロック信号を選択するように動作する。セレクタＳＥＬ−１で選択された側の負論理の基準クロック信号−ＲＥＦ＿ＣＬＫはＣＤ（Clock Distribute、クロック信号分配部）ＣＤ−１に供給され、ＣＤ ＣＤ−１のクロック制御回路ＣＴＲ−１が、被試験プリント配線基板１００Ｃ内の図示せぬ回路等に負論理のシステムクロック信号−ＳＹＳ−ＣＬＫを分配する。ＣＤ ＣＤ−１は、システムクロック信号−ＳＹＳ−ＣＬＫを分配する回路である。又、クロック制御回路ＣＴＲ−１および同期チェック回路ＳＹＮ−１が、クロック信号−ＲＥＦ＿ＣＬＫの波形の乱れの有無を判定する。クロック制御回路ＣＴＲ−１および同期チェック回路ＳＹＮ−１による判定結果がエラーの場合、当該エラー情報(Region Code)が記憶装置ＥＲＣ−１に格納される。

又、ＥＧ生成回路１２３およびクリップ回路１２４の機能により、ＣＦＲ ＣＦＲ−１からスイッチＳＷ−１，ＳＷ−２への出力がクリップされて擬似故障が発生される。ここで、ＣＦＲ ＣＦＲ−１におけるＰＣ＝"１"の設定によってスイッチＳＷ−１，ＳＷ−２がオンされ、プルアップ終端抵抗器Ｒ−１およびプルダウン終端抵抗器Ｒ−２が夫々有効である場合を想定する。この場合、上記ＣＦＲ ＣＦＲ−１の出力のクリップによる擬似故障を発生させることにより、ＰＣ＝"１"の設定が擬似的にＰＣ＝"０"に変更され、その結果、プルアップ終端抵抗器Ｒ−１およびプルダウン終端抵抗器Ｒ−２が夫々基準クロック−ＲＥＦ＿ＣＬＫ０＿ＰＸ及び＋ＲＥＦ＿ＣＬＫ０＿ＮＸから切離される。その結果、送信側ユニット１１０Ｃから受信ユニット１２０Ｃへ転送される基準クロック信号の波形が乱れ、差動増幅回路Ｍ１からセレクタＳＥＬ−１を経由してＣＤ ＣＤ−１に供給される基準クロック信号−ＲＥＦ＿ＣＬＫの波形が乱れる。その結果、同期チェック回路ＳＹＮ−１が基準クロック信号−ＲＥＦ＿ＣＬＫの波形の乱れに基づき、エラーを検出する。尚、図示せぬ差動増幅回路Ｍ２のプルアップ終端抵抗器およびプルダウン終端抵抗器を有効化するスイッチに対しても、図示せぬクリップ回路を経由してＣＦＲ ＣＦＲ−１の出力が送信される。当該クリップ回路は、例えば図４に示されるクリップ回路１１３−２同様、ＥＧ生成回路１２３のＡＮＤ回路Ａ１−２によって制御される。

図１５は、実施例４による擬似故障発生方法の動作の流れを示すフローチャートである。ステップＳ７１で、送信側ユニット１１０Ｃが発生するクロック信号の決定、およびＯＳＣ ＯＳＣ−１，ＰＬＬ ＰＬＬ−１の設定を行う。次にステップＳ７２で、レジスタＣＦＲ−１の設定（ＰＣ＝"１"）ＪＴＡＧ−Ｉ／Ｆ１２２によるスキャン設定により行う。次にステップＳ７３で、レジスタＣＣＦＲ−１の設定を同様にＪＴＡＧ−Ｉ／Ｆ１２２によるスキャン設定により行う。ＣＣＦＲ−１の設定は、セレクタＳＥＬ−１が、差動増幅回路Ｍ１が出力する基準クロック信号を選択する設定であるものとする。

次にステップＳ７４で、送信側ユニット１１０Ｃが受信側ユニット１２０Ｃに対し、基準クロック信号−ＲＥＦ＿ＣＬＫを送信する。次にステップＳ７５で、擬似故障レジスタ１１２ｂ−２ＢをＪＴＡＧ−Ｉ／Ｆ１２２によるスキャン設定により設定する。次にステップＳ７６で、擬似故障レジスタ１１２ｂ−２Ｂの設定値が、タイマ制御回路１１２ｂ−１Ｂ，デコーダＤＥＣ−１およびクリップ回路１２４によって読み出される。上記読み出しの結果、レジスタＣＦＲ−１の出力がデコーダ回路ＤＥＣ−１から"１"が入力される擬似故障発生対象である場合（ステップＳ７７ ＹＥＳ），ステップＳ７８が実行される。他方、レジスタＣＦＲ−１の出力が擬似故障発生対象ではない場合（ステップＳ７７ ＮＯ），ステップＳ７９が実行される。

ステップＳ７８では、クリップ回路１２４がレジスタＣＦＲ−１の出力を、擬似故障レジスタ１１２ｂ−２Ｂにおける設定に応じた態様（例えば間欠的に）でクリップする。ステップＳ７９では、同期チェック回路ＳＹＮ−１が基準クロック信号をチェックする。同期チェック回路ＳＹＮ−１によるチェックの結果、基準クロック信号−ＲＥＦ＿ＣＬＫの波形の乱れに基づき、エラーが検出された場合（ステップＳ８０ ＹＥＳ）、検出結果を格納する（ステップＳ８１）。同期チェック回路ＳＹＮ−１によるチェックの結果、基準クロック信号同期チェック回路ＳＹＮ−１によるの波形の乱れが検出されなかった場合（ステップＳ８０ ＮＯ）、処理を終了する。

ＢＢＣテスタによる擬似故障発生方法では、ランダムに信号をクリップするため、システム電源投入時には、基準クロック信号−ＲＥＦ＿ＣＬＫが受信側ユニット１２０Ｃに転送された後のタイミングでないと、上記クリップによってもエラーが生じない場合がある。上述の実施例４によれば、所望のタイミングでＪＴＡＧ−ＩＦ１２２から擬似故障レジスタ１１２ｂ−２Ｂを設定する（図１５，ステップＳ７５）ことにより、基準クロック信号−ＲＥＦ＿ＣＬＫが受信側ユニット１２０Ｃに転送された後のタイミングにおいて確実に擬似故障を発生させることができる。したがって、同期チェック回路ＳＹＮ−１のチェック機能の検証を確実に行うことができる。

次に、図１６および図１７とともに、図１４に記載されたＣＤ ＣＤ−１の回路構成例およびその動作例について説明する。クロック制御回路ＣＴＲ−１は、内蔵ＰＬＬであるＰＬＬ−２と、インバータ回路ＮＺ１と、分配回路バッファＢＺ１，ＢＺ２，ＢＺ３，ＢＺ４，ＢＺ５，ＢＹ４，ＢＹ５と，チョッパ回路ＢＺ６，ＢＹ６とを有する。ＰＬＬ ＰＬＬ−２は、セレクタＳＥＬ−１から供給される基準クロック信号を逓倍し、インバータ回路ＮＺ１は逓倍された基準クロック信号を反転する。分配回路バッファＢＺ１，ＢＺ２，ＢＺ３，ＢＺ４，ＢＺ５，ＢＹ４，ＢＹ５と，チョッパ回路ＢＺ６，ＢＹ６は、基準クロック信号−ＲＥＦ＿ＣＬＫと、当該−ＲＥＦ＿ＣＬＫの位相を反転した信号とに基づいて、所定幅にチョップされたクロック信号を生成し、被試験プリント配線基板１００Ｃ上に搭載された図示せぬ回路、部品等に分配して供給する。尚、供給の際、必要に応じ、クロック信号を反転した上で供給することができる。

クロック制御回路ＣＴＲ−１は更に、バッファＢＺＺ、１６ビットカウンタＣＴＲ−０、およびフリップフロップＦＦＺ２，ＦＦＺ３を有する。１６ビットカウンタＣＴＲ−０は、フリップフロップを用いた多ビット保持回路ＦＦＺ１および加算回路ＡＤＤ１を有する。セレクタＳＥＬ−１から供給された基準クロック信号はバッファＢＺＺで伝送され、１６ビットカウンタＣＴＲ−０に入力される。１６ビットカウンタＣＴＲ−０は、バッファＢＺＺから入力された基準クロック信号−ＲＥＦ＿ＣＬＫのタイミングで最下位ビットＣＴ＿ＲＦＣＫ［１５］の値を＋１ずつカウントアップし、最下位ビット＋ＣＴ＿ＲＦＣＫ「１５」の値をフリップフロップＦＦＺ２のデータ入力端子Ｄに出力する。尚、１６ビットカウンタＣＴＲ−０の上位のビットは図示せぬ他の用途に使用される。フリップフロップＦＦＺ２の出力はフリップフロップＦＦＺ３のデータ入力端子Ｄに出力される。フリップフロップＦＦＺ２，ＦＦＺ３の各々は、チョッパ回路ＢＹ６から出力されたクロック信号−ＣＤ−ＣＬＫがクロック入力端子に供給され、クロック信号−ＣＤ−ＣＬＫのタイミングでデータ入力端子Ｄに入力された信号の値を取り込む。

図１７（ａ）はセレクタＳＥＬ−１から供給される基準クロック信号−ＲＥＦ＿ＣＬＫの波形を示し、（ｂ）は上記１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ＿ＲＦＣＫ［１５］の値を示し、（ｃ）はチョッパ回路ＢＺ６が出力するシステムクロック信号−ＳＹＳ−ＣＬＫの波形を示す。又、（ｄ）はフリップフロップＦＦＺ２，ＦＦＺ３の各々に供給されるクロック信号−ＣＤ−ＣＬＫの波形を示し、（ｅ）はフリップフロップＦＦＺ２が出力する信号＋ＲＦＣＫ＿ＳＨＩＦＴ０の波形を示す。又、（ｆ）はフリップフロップＦＦＺ３が出力する信号＋ＲＦＣＫ＿ＳＨＩＦＴ１の波形を示す。

図１７（ｅ）、（ｆ）に示すように、フリップフロップＦＦＺ２，ＦＦＺ３の出力値は、１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ＿ＲＦＣＫ［１５］の値が反転するタイミングで、すなわち基準クロック信号−ＲＥＦ＿ＣＬＫの周期毎に反転する。この場合にフリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値の反転のタイミングは以下の通りである。すなわち、フリップフロップＦＦＺ２の出力値が０から１或いは１から０に反転すると、クロック信号−ＣＤ−ＣＬＫの次のタイミングで、フリップフロップＦＦＺ３の出力値が同じく０から１或いは１から０に反転する。その結果、基準クロック信号−ＲＦＥ＿ＣＬＫの周期毎に、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が不一致となるクロック信号−ＣＤ−ＣＬＫのタイミングが生ずる（図１７（ｅ），（ｆ））。又、当該タイミング以外のクロック信号−ＣＤ−ＣＬＫのタイミングでは、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が一致する。尚、図１７に示すように、クロック信号−ＣＤ−ＣＬＫ（ｄ）の周波数は、基準クロック信号−ＲＥＦ＿ＣＬＫ（ａ）の周波数の８倍である。

同期チェック回路ＳＹＮ−１は、フリップフロップＦＦＺ２，ＦＦＸ３の夫々の出力が夫々の入力端子に入力されるＥＯＲＺ１と、５ビットカウンタＣＴＲ−３とを有する。５ビットカウンタＣＴＲ−３は、複数ビット分のＡＮＤ論理回路を有する多ビットゲート回路ＡＺ１，ＡＺ２、複数ビット分のＯＲ論理回路を有する多ビットゲート回路ＯＺ１およびフリップフロップを用いた多ビット保持回路ＦＦＺ４を有する。５ビットカウンタＣＴＲ−３は更に，加算回路ＡＤＤ２および否定論理積回路であるＮＡＮＤ回路ＡＺ３を有する。ここで、図１７（ｇ）は当該５ビットカウンタＣＴＲ−３の出力値を示す。

上記５ビットカウンタＣＴＲ−３は以下のように動作する。フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力が一致しない場合にＥＯＲＺ１が１を出力し、当該１が複数ビット分のＡＮＤ論理回路を有する多ビットゲート回路ＡＺ１の一の入力端子に入力される。その結果、複数ビット分のＡＮＤ論理回路を有する多ビットゲート回路ＡＺ１は、他の入力端子に入力される"６"を示すデータを出力する。当該"６"を示すデータは、複数ビット分のＯＲ論理回路を有する多ビットゲート回路ＯＺ１を経由し、フリップフロップを用いた多ビット保持回路ＦＦＺ４に入力されて当該５ビットカウンタＣＴＲ−３の計数値として設定される。したがって図１７（ｄ）、（ｅ）、（ｆ）、（ｇ）に示すように、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が不一致となるクロック信号−ＣＤ−ＣＬＫのタイミングの次のタイミングで、５ビットカウンタＣＴＲ−３の計数値（出力値）が"６"に設定される。

他方、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が一致するクロック信号−ＣＤ−ＣＬＫのタイミングでは、ＥＯＲＺ１が０を出力するので複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ１の出力は"０"となる。他方、この場合、複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ２の１番目の入力端子には上記ＥＯＲＺ１の出力"０"がインバータ回路（図中丸印）により反転された"１"が入力される。又、当該複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ２の３番目の入力端子には、ＮＡＮＤ回路ＡＺ３により、５ビットカウンタＣＴＲ−３の計数値が"７"の場合にのみ、"０"が入力される。

その結果、複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ２は、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が一致するクロック信号−ＣＤ−ＣＬＫのタイミングで且つ計数値が"７"以外の場合に以下の動作を行う。すなわち、加算回路ＡＤＤ２によって計数値に"１"が加算された値をそのまま出力する。当該出力値は複数ビット分のＯＲ論理を有する多ビットゲート回路ＯＺ１を経由してフリップフロップを用いた多ビット保持回路ＦＦＺ４に設定される。すなわち５ビットカウンタＣＴＲ−３が＋１ずつカウントアップする。

他方、計数値が"７"になると、上記ＮＡＮＤ回路ＡＺ３の０の出力により、複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ２の出力が"０"となり、当該０が複数ビット分のＯＲ論理を有する多ビットゲート回路ＯＺ１を経由して、フリップフロップを用いた多ビット保持回路ＦＦＺ４に設定される。すなわち５ビットカウンタＣＴＲ−３の計数値が"０"にリセットされる。

したがって５ビットカウンタＣＴＲ−３の計数値は、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が一致するクロック信号−ＣＤ−ＣＬＫのタイミングで順次＋１ずつカウントアップする。しかしながらその間にフリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が不一致となるクロック信号−ＣＤ−ＣＬＫのタイミングで"６"となる。そして計数値が"７"となると、計数値が"０"にリセットされる。

したがって図１７に示すように、基準クロック信号−ＲＥＦ＿ＣＬＫ（ａ）に基づいてＰＬＬ ＰＬＬ−２が発振を開始してクロック信号−ＣＤ−ＣＬＫ（ｄ）が発生された後、５ビットカウンタＣＴＲ−３は以下の動作を行う。すなわち、１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ＿ＲＦＣＫ［１５］の値"１"を受けて、最初にフリップフロップＦＦＺ２の出力が"０"から"１"に反転すると、クロック信号−ＣＤ−ＣＬＫの次のタイミングでフリップフロップＦＦＺ３の出力が"０"から"１"に反転する。このとき、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が不一致となるクロック信号−ＣＤ−ＣＬＫのタイミングにおいて、５ビットカウンタＣＴＲ−３の計数値が"６"に設定される。そして次の−ＣＤ−ＣＬＫのタイミングで５ビットカウンタＣＴＲ−３の計数値が＋１ずつのカウントアップによって"７"となると、５ビットカウンタＣＴＲ−３の計数値が"０"にリセットされ、その後再び＋１ずつカウントアップされる。

次に１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ＿ＲＦＣＫ［１５］の値が"０"に反転すると、フリップフロップＦＦＺ２の出力が"１"から"０"に反転する。このとき、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が不一致となるクロック信号−ＣＤ−ＣＬＫのタイミングにおいて、５ビットカウンタＣＴＲ−３の計数値が"６"に設定される。そして次の−ＣＤ−ＣＬＫのタイミングで５ビットカウンタＣＴＲ−３の計数値が＋１ずつのカウントアップにより"７"となると、５ビットカウンタＣＴＲ−３の計数値が"０"にリセットされ、その後再び＋１ずつカウントアップされる。

すなわち、上記１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ＿ＲＦＣＫ［１５］の反転に応じてフリップフロップＦＦＺ２，ＦＦＺ３の出力が順次反転し、その結果、５ビットカウンタＣＴＲ−３の計数値が"６"に設定される。そして以降も同様に、１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ_ＲＦＣＫ［１５］の反転に応じてフリップフロップＦＦＺ２，ＦＦＺ３の出力が順次反転し、５ビットカウンタＣＴＲ−３の計数値が"６"に設定されるという動作が繰り返される。そして当該繰り返しの周期は、１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ_ＲＦＣＫ［１５］の反転の周期であり、すなわち基準クロック信号−ＲＥＦ＿ＣＬＫの周期と同一である。

又、このように、１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ_ＲＦＣＫ［１５］の反転に応じて５ビットカウンタＣＴＲ−３の計数値が"６"に設定されて以降、以下の動作がなされる。図１７に示すように、１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ_ＲＦＣＫ［１５］の反転に応じて５ビットカウンタＣＴＲ−３の計数値が"６"に設定されるタイミングが、５ビットカウンタＣＴＲ−３の＋１ずつのカウントアップにより計数値が"６"となるタイミングと合致する。したがって以降、５ビットカウンタＣＴＲ−３は"０"から"７"迄順次＋１ずつカウントアップし、計数値が"７"となると０にリセットするという動作が繰り返される（図１７（ｇ））。

又、５ビットカウンタＣＴＲ−３の出力端子には、ＡＮＤ回路ＡＺ７が接続され、ＡＮＤ回路ＡＺ７は、５ビットカウンタＣＴＲ−３の計数値が５となると"１"を出力する。その結果、ＡＮＤ回路ＡＺ７は、５ビットカウンタＣＴＲ−３の計数値が"６"となる直前のクロック信号−ＣＤ−ＣＬＫのタイミングで"１"を出力する（＋ＣＨＫ＿ＴＭ）。したがって、ＡＮＤ回路ＡＺ７は、１６ビットカウンタＣＴＲ−０の最下位ビット＋ＣＴ＿ＲＦＣＫ［１５］の反転に応じて５ビットカウンタＣＴＲ−３の計数値が"６"に設定されて以降は、以下の動作を行う。すなわち、フリップフロップＦＦＺ２，ＦＦＺ３の夫々の出力値が不一致となるタイミングで"１"を出力する（（ｊ）：＋ＣＨＫ＿ＴＭ）。

同期チェック回路ＳＹＮ−１は更に、２ビットカウンタＣＴＲ−２を有する。２ビットカウンタＣＴＲ−２は、フリップフロップを用いた多ビット保持回路ＦＦＺ５，複数ビット分のＯＲ論理回路を有する多ビットゲート回路ＯＺ２および複数ビット分のＡＮＤ論理回路を有する多ビットゲート回路ＡＺ５，ＡＺ６を有する。２ビットカウンタＣＴＲ−２は更に、加算回路ＡＤＤ３，ＯＲ回路ＯＺ３，インバータ回路ＮＺ２およびＡＮＤ回路ＡＺ４を有する。２ビットカウンタＣＴＲ−２は以下の動作を行う。

フリップフロップＦＦＺ２，ＦＦＺ３の出力が不一致の場合、ＥＯＲＺ１が"１"となり、当該"１"が複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ５の１番目の入力端子に入力される。他方、複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ５の３番目の入力端子には、ＡＮＤ回路ＡＺ４の出力が入力される。 ＡＮＤ回路ＡＺ４は、２ビットカウンタＣＴＲ−２の計数値が"２"となると"１"を出力し、当該１がインバータ回路（図中丸印）で反転されることにより"０"となってＡＮＤ論理を有する多ビットゲート回路ＡＺ５に入力される。又、複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ５の２番目の入力端子には、加算回路ＡＤＤ３によって２ビットカウンタＣＴＲ−２の計数値に＋１が加算された値が入力される。

したがって複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ５は、２ビットカウンタＣＴＲ−２の計数値が"２"となるまでは、フリップフロップＦＦＺ２，ＦＦＺ３の出力が不一致となる度に、２ビットカウンタＣＴＲ−２の計数値に"１"を加算した値を出力する。当該値は複数ビット分のＯＲ論理を有する多ビットゲート回路ＯＺ２を経由してフリップフロップを用いた多ビット保持回路ＦＦＺ５に設定される。すなわち２ビットカウンタＣＴＲ−２が＋１ずつカウントアップする。

又、複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ６の一の入力端子には、２ビットカウンタＣＴＲ−２の計数値が入力され、他の入力端子にはＯＲ回路ＯＺ３の出力が入力される。ＯＲ回路ＯＺ３の一の入力端子には、ＥＯＲＺ１の出力がインバータ回路ＮＺ２で反転された値が入力され、他の入力端子には、ＡＮＤ回路ＡＺ４の出力が入力される。

したがって複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ６は、フリップフロップＦＦＺ２，ＦＦＺ３の出力が一致するか或いはカウンタＣＴＲ−２の計数値が"２"となると、２ビットカウンタＣＴＲ−２の計数値を出力する。当該出力は複数ビット分のＯＲ論理を有する多ビットゲート回路ＯＺ２を経由してフリップフロップを用いた多ビット保持回路ＦＦＺ５に入力される。したがって複数ビット分のＡＮＤ論理を有する多ビットゲート回路ＡＺ６は、フリップフロップＦＦＺ２，ＦＦＺ３の出力が一致するか或いはカウンタＣＴＲ−２の計数値が"２"となるとカウンタＣＴＲ−２の計数値を維持する機能を提供する。

その結果、カウンタＣＴＲ−２は、フリップフロップＦＦＺ２，ＦＦＺ３の出力が不一致となる度に＋１ずつカウントアップし、フリップフロップＦＦＺ２，ＦＦＺ３の出力が一致時には計数値を維持する。そして計数値が"２"となると、以降、当該計数値"２"を維持する。

同期チェック回路ＳＹＮ−１は更に、ＡＮＤ回路ＡＺ８を有する。ＡＮＤ回路ＡＺ８の夫々の入力端子には、以下の値が入力される。すなわち、ＡＮＤ回路ＡＺ７の出力と、ＥＯＲＺ１の出力がインバータ回路（図中丸印）で反転された値と、ＡＮＤ回路ＡＺ４の出力とが、夫々入力される。ここで図１７（ｈ）は２ビットカウンタＣＴＲ−２の計数値を示し、（ｉ）はＡＮＤ回路ＡＺ４の出力（＋ＣＨＫ＿ＥＮＢＬ）を示し、（ｊ）はＡＮＤ回路ＡＺ７の出力（＋ＣＨＫ＿ＴＭ）を示す。そして図１７（ｋ）は、ＡＮＤ回路ＡＺ８の出力（＋ＥＲＲ＿ＳＹＮＣ＿ＣＨＫ）、すなわち、同期チェック回路ＳＹＮ−１の出力を示す。

図１７に示すように、フリップフロップＦＦＺ２，ＦＦＺ３の出力が不一致となる度に２ビットカウンタＣＴＲ−２が＋１ずつカウントアップし、計数値が"２"に至ると、ＡＮＤ回路ＡＺ４の出力（（ｉ）：＋ＣＨＫ＿ＥＮＢＬ）が"１"となる。更に、５ビットカウンタＣＴＲ−３の計数値（ｇ）が"５"になったときにフリップフロップＦＦＺ２，ＦＦＺ３の出力（ｅ）、（ｆ）が一致すると、ＡＮＤ回路ＡＺ８の３入力端子の全てに"１"が入力され、ＡＮＤ回路ＡＺ８の出力が"１"となる。

基準クロック信号−ＲＥＦ＿ＣＬＫ（ａ）の波形に乱れがない場合、ＡＮＤ回路ＡＺ４の出力が"１"で且つ上記５ビットカウンタＣＴＲ−３の計数値が５のタイミングで上記フリップフロップＦＦＺ２，ＦＦＺ３の出力は不一致となる。したがって当該タイミングでフリップフロップＦＦＺ２，ＦＦＺ３の出力が一致する場合には、基準クロック信号−ＲＥＦ＿ＣＬＫの波形が乱れていると判断できる。したがってＡＮＤ回路ＡＺ８の出力（＋ＥＲＲ＿ＳＹＮＣ＿ＣＨＫ）が"１"となる場合にエラー発生と判定し、同期チェック回路ＳＹＮ−１がエラー出力を行う。

尚、図１７に示す例では、ＡＮＤ回路ＡＺ４の出力（＋ＣＨＫ＿ＥＮＢＬ）が"１"となり且つ５ビットカウンタＣＴＲ−３の計数値が"５"となった場合には常にフリップフロップＦＦＺ２，ＦＦＺ３の出力が不一致である。したがってＡＮＤ回路ＡＺ８の出力＋ＣＨＫ＿ＥＮＢＬは"０"となり、異常なしを現す。

Claims (3)

1. 送信装置と、前記送信装置に接続された受信装置とを有する情報処理装置において、
   前記送信装置は、
   複数の出力信号を出力する情報処理部と、
   所定時間を計時した場合に通知を行なう計時部と、
   前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記計時部からの通知に基づいて、変更する擬似故障生成部と、
   前記情報処理部が出力した複数の出力信号のうち、前記擬似故障生成部が変更する出力信号の選択についての選択情報を保持する記憶部とを有し、
   前記擬似故障生成部は、前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記記憶部に保持された選択情報に基づいて、変更し、
   前記受信装置は、
   受信した、前記擬似故障生成部がいずれかの値を変更した複数の出力信号について、エラーを検出するエラー検出部を有し、
   前記記憶部はさらに、
   前記情報処理部が出力した複数の出力信号のうち、前記擬似故障生成部が変更する出力信号の変更回数についての変更回数情報を保持し、
   前記擬似故障生成部は、前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記記憶部に保持された選択情報に基づいて変更することを、前記記憶部に保持された変更回数情報の変更回数だけ繰り返すことを特徴とする情報処理装置。
2. エラーを検出するエラー検出部を有する受信装置に接続される送信装置において、
   複数の出力信号を出力する情報処理部と、
   所定時間を計時した場合に通知を行なう計時部と、
   前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記計時部からの通知に基づいて、変更する擬似故障生成部と、
   前記情報処理部が出力した複数の出力信号のうち、前記擬似故障生成部が変更する出力信号の選択についての選択情報を保持する記憶部とを有し、
   前記擬似故障生成部は、前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記記憶部に保持された選択情報に基づいて、変更し、
   前記記憶部はさらに、
   前記情報処理部が出力した複数の出力信号のうち、前記擬似故障生成部が変更する出力信号の変更回数についての変更回数情報を保持し、
   前記擬似故障生成部は、前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記記憶部に保持された選択情報に基づいて変更することを、前記記憶部に保持された変更回数情報の変更回数だけ繰り返すことを特徴とする送信装置。
3. 送信装置と、前記送信装置に接続された受信装置を有する情報処理装置の制御方法において、
   前記送信装置が有する情報処理部が、複数の出力信号を出力するステップと、
   前記送信装置が有する計時部が、所定時間を計時した場合に通知を行なうステップと、
   前記送信装置が有する擬似故障生成部が、前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記計時部からの通知に基づいて、変更するステップと、
   前記送信装置が有する記憶部が、前記情報処理部が出力した複数の出力信号のうち、前記擬似故障生成部が変更する出力信号の選択についての選択情報を保持するステップとを有し、
   前記擬似故障生成部は、前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記記憶部に保持された選択情報に基づいて、変更し、
   前記受信装置が有するエラー検出部が、前記擬似故障生成部がいずれかの値を変更した複数の出力信号について、エラーを検出するステップとを有し、
   前記記憶部はさらに、
   前記情報処理部が出力した複数の出力信号のうち、前記擬似故障生成部が変更する出力信号の変更回数についての変更回数情報を保持し、
   前記擬似故障生成部は、前記情報処理部が出力した複数の出力信号のうちいずれかの出力信号の値を、前記記憶部に保持された選択情報に基づいて変更することを、前記記憶部に保持された変更回数情報の変更回数だけ繰り返すことを特徴とする情報処理装置の制御方法。

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