JPS62111331A - デ−タ処理装置の強制エラ−発生回路 - Google Patents
デ−タ処理装置の強制エラ−発生回路Info
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- JPS62111331A JPS62111331A JP60250879A JP25087985A JPS62111331A JP S62111331 A JPS62111331 A JP S62111331A JP 60250879 A JP60250879 A JP 60250879A JP 25087985 A JP25087985 A JP 25087985A JP S62111331 A JPS62111331 A JP S62111331A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の構成要素から成るデータ処理装置に
おいて、各構成要素に強制的にエラーを発生させて、エ
ラー検出機能の正当性を検査するために使用する強制エ
ラー発生回路に関するものである。
おいて、各構成要素に強制的にエラーを発生させて、エ
ラー検出機能の正当性を検査するために使用する強制エ
ラー発生回路に関するものである。
第３図は従来のデータ処理装置における強制エラー発生
回路を示すブロック図であり、図において（イ）はデー
タ「０」〜「３」を入力する強制エラーレジスタ、（２
）はデータ「４」〜「７」を入力するカウンタ、（３）
はエラー発生回路、（４）はエラー検出回路、（５）は
アンドゲート、（６）はナントゲート、（７）はカウン
タ（２）のカウントダウン開始を指定するカウントダウ
ン開始信号、（８）は強制エラーレジスタ（１）から出
力される強制エラー指定信号、（９）はカウンタ（２）
から出力される強制エラー制御信号、（１０〉はアンド
ゲート（５）から出力される強制エラー発生信号、（１
１）はエラー発生回路（３）への入力となるデータ「８
」からデータ「１１ノに対するパリティ（１２）はエラ
ー発生回路（３）から出力されてエラー検出回路（４）
への入力となるデータ「８」からデータ「１１」に対す
るパリティ、ｒ１３．はエラー検出回路（４）から出力
されるエラー検出信号である。
回路を示すブロック図であり、図において（イ）はデー
タ「０」〜「３」を入力する強制エラーレジスタ、（２
）はデータ「４」〜「７」を入力するカウンタ、（３）
はエラー発生回路、（４）はエラー検出回路、（５）は
アンドゲート、（６）はナントゲート、（７）はカウン
タ（２）のカウントダウン開始を指定するカウントダウ
ン開始信号、（８）は強制エラーレジスタ（１）から出
力される強制エラー指定信号、（９）はカウンタ（２）
から出力される強制エラー制御信号、（１０〉はアンド
ゲート（５）から出力される強制エラー発生信号、（１
１）はエラー発生回路（３）への入力となるデータ「８
」からデータ「１１ノに対するパリティ（１２）はエラ
ー発生回路（３）から出力されてエラー検出回路（４）
への入力となるデータ「８」からデータ「１１」に対す
るパリティ、ｒ１３．はエラー検出回路（４）から出力
されるエラー検出信号である。
次に動ｆヤについて説明する０診断用の強制エラー発生
命令を実行することにより、強制エラーを発生させる構
成要素を指定するデータがデータ「０」からデータ「３
」として強制エラーレジスタ（１）に入力されセットさ
れる。これにより、強制エラーを発生させるべき構成要
素に対応する強制エラー指定信号（８）が有意となる０
次に、データ「４」からデータ「７」で指定される値が
カウンタ（２）にセットされ、さらに、カウントダウン
開始信号（７）が有意となる。このカウントダウン開始
信号（７）が有意になると、先にセットされたカウンタ
（２）の内容が１マシンサイクル毎に順次カウント・ダ
ウンされ、カウンタ（２）の出力「０」から出力「３」
が全てゼロになった時、ナントゲート（６）を介して強
制エラー制御信号（９）が有意となる。
命令を実行することにより、強制エラーを発生させる構
成要素を指定するデータがデータ「０」からデータ「３
」として強制エラーレジスタ（１）に入力されセットさ
れる。これにより、強制エラーを発生させるべき構成要
素に対応する強制エラー指定信号（８）が有意となる０
次に、データ「４」からデータ「７」で指定される値が
カウンタ（２）にセットされ、さらに、カウントダウン
開始信号（７）が有意となる。このカウントダウン開始
信号（７）が有意になると、先にセットされたカウンタ
（２）の内容が１マシンサイクル毎に順次カウント・ダ
ウンされ、カウンタ（２）の出力「０」から出力「３」
が全てゼロになった時、ナントゲート（６）を介して強
制エラー制御信号（９）が有意となる。
先に有意となっている強制エラー指定信号（８）に続い
て強制エラー制御信号（９）が有意になると、アンドゲ
ート（５）を介して強制エラー発生信号（１０）が有意
となる。エラー発生回路（３）は強制エラー発生信号（
１０）が有意でない通常の状態ではデータ「８」からデ
ータ「１１」に対するパリティ（１１）をそのままパリ
ティ（１２）として出力する。エラー検出回路（４）は
データ「８Ｊからデータ「１１」及びパリティ（１２）
を入力してパリティ・チェックを行い、パリティエラー
が発見された時にエラー検出信号（１３）を有意にする
。
て強制エラー制御信号（９）が有意になると、アンドゲ
ート（５）を介して強制エラー発生信号（１０）が有意
となる。エラー発生回路（３）は強制エラー発生信号（
１０）が有意でない通常の状態ではデータ「８」からデ
ータ「１１」に対するパリティ（１１）をそのままパリ
ティ（１２）として出力する。エラー検出回路（４）は
データ「８Ｊからデータ「１１」及びパリティ（１２）
を入力してパリティ・チェックを行い、パリティエラー
が発見された時にエラー検出信号（１３）を有意にする
。
一方、診断用の強制エラー発生命令を実行して強制エラ
ー発生信号（１０）が有意になっていると、エラー発生
回路（３）は、入力されたパリティ（１１）を反転させ
て、パリティ（１２）として出力する。
ー発生信号（１０）が有意になっていると、エラー発生
回路（３）は、入力されたパリティ（１１）を反転させ
て、パリティ（１２）として出力する。
従ってエラー検出回路（４）へ入力されるデータ「８」
からデータ「１１」に対するパリティが反転されるので
、パリティ・チェックが行われるとエラー検出信号（１
３）が有意となる。
からデータ「１１」に対するパリティが反転されるので
、パリティ・チェックが行われるとエラー検出信号（１
３）が有意となる。
以上のようにして検出回路〈４）の正当性が検査される
。
。
従来の強制エラー発生回路は以上のように構成されてい
るので、カウンタにセットする定数を任意に選択するこ
とにより強制的にエラーを起こすタイミングをきめ細か
く指定できるという利点がある反面、命令の動き、及び
ハードウェアの動きを熟知していなければ強制的にエラ
ーを発生させて検査を行うことは不可能であり、また、
カウンタ等多くのハードウェアを必要とするなどの問題
点があった。
るので、カウンタにセットする定数を任意に選択するこ
とにより強制的にエラーを起こすタイミングをきめ細か
く指定できるという利点がある反面、命令の動き、及び
ハードウェアの動きを熟知していなければ強制的にエラ
ーを発生させて検査を行うことは不可能であり、また、
カウンタ等多くのハードウェアを必要とするなどの問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、命令の動き、ハードウェアの動きを熟知して
いなくても、強制的にエラーを発生させてエラー検出機
能の検査を行うことができるとともに、少ないハードウ
ェア量で強制エラー発生回路を構成可能ならしめること
を目的とする。
たもので、命令の動き、ハードウェアの動きを熟知して
いなくても、強制的にエラーを発生させてエラー検出機
能の検査を行うことができるとともに、少ないハードウ
ェア量で強制エラー発生回路を構成可能ならしめること
を目的とする。
本発明に係る強制エラー発生回路は、強制的にエラーを
発生させるためデータ処理装置内の複数の構成要素のう
ちの少なくとも一つを指定する信号を発生する強制エラ
ーレジスタと、強制エラー発生命令によりエラーを発生
させる期間を開始させる信号に応答して該期間中、その
指定信号に対応した発生信号を生成する手段と、を備え
ている。
発生させるためデータ処理装置内の複数の構成要素のう
ちの少なくとも一つを指定する信号を発生する強制エラ
ーレジスタと、強制エラー発生命令によりエラーを発生
させる期間を開始させる信号に応答して該期間中、その
指定信号に対応した発生信号を生成する手段と、を備え
ている。
この発明においては１強制エラーレジスタで指定された
データ処理装置の構成要素は、強制エラー制御回路で別
途生成される期間は強制エラー発生信号を有意にして、
強制、的にエラーを発生せしめ、エラー検出機能の検査
を可能ならしめている。
データ処理装置の構成要素は、強制エラー制御回路で別
途生成される期間は強制エラー発生信号を有意にして、
強制、的にエラーを発生せしめ、エラー検出機能の検査
を可能ならしめている。
以下、この発明の一実施例を図について説明する。第１
図はこの発明に係る強制エラー発生回路の一実施例を示
すブロック図である０図において、（２０）は強制エラ
ー制御回路、（２１）及び（２２）はラッチ、（２３）
は強制エラー発生命令を実行中であることを示す強制エ
ラー発生命令信号、（２４）は命令実行開始を示す命令
開始信号、（２５）は強制エラー制御回路（２０）から
出力される強制エラー発生命令を実行中であることを示
す強制エラー発生命令Ａ信号、（２６）は強制エラー発
生命令Ａ信号（２５）をラッチした強制エラー発生命令
Ｂ信号、（２７）は強制エラー制御回路（２０）から出
力される強制エラー制御Ａ信号、（２８）は強制エラー
制御Ａ信号（２７）をラッチした強制エラー制御Ｂ信号
、である１強制レジスタ（１）、ラッチ（２１）及び（
２２）にはそれぞれクロックＴ３、クロックＴ２及びク
ロックＴＯが入力されている。
図はこの発明に係る強制エラー発生回路の一実施例を示
すブロック図である０図において、（２０）は強制エラ
ー制御回路、（２１）及び（２２）はラッチ、（２３）
は強制エラー発生命令を実行中であることを示す強制エ
ラー発生命令信号、（２４）は命令実行開始を示す命令
開始信号、（２５）は強制エラー制御回路（２０）から
出力される強制エラー発生命令を実行中であることを示
す強制エラー発生命令Ａ信号、（２６）は強制エラー発
生命令Ａ信号（２５）をラッチした強制エラー発生命令
Ｂ信号、（２７）は強制エラー制御回路（２０）から出
力される強制エラー制御Ａ信号、（２８）は強制エラー
制御Ａ信号（２７）をラッチした強制エラー制御Ｂ信号
、である１強制レジスタ（１）、ラッチ（２１）及び（
２２）にはそれぞれクロックＴ３、クロックＴ２及びク
ロックＴＯが入力されている。
第２図は第１図の回路の動作を示すタイミングチャート
である。
である。
次に動作について説明する。第１図における回路は、４
相のタロツクＴｏ、Ｔｌ、Ｔ２、Ｔ３、で動作する。た
だし、クロックＴ１は特に用いられていない。
相のタロツクＴｏ、Ｔｌ、Ｔ２、Ｔ３、で動作する。た
だし、クロックＴ１は特に用いられていない。
先づ、診断用の強制エラー発生命令を実行することによ
り、強制エラーを発生させるべき構成要素を指定するデ
ータが、データｒＱ、からデータ［３Ｊとして、強制エ
ラー発生命令信号（２３）の最後のマシンサイクルのク
ロックＴ３で強制エラーレジスタ（１）にセットされ、
この強制エラーレジスタ（１）からは強制エラー指定信
号「Ｏ」〜「３」が発生される。
り、強制エラーを発生させるべき構成要素を指定するデ
ータが、データｒＱ、からデータ［３Ｊとして、強制エ
ラー発生命令信号（２３）の最後のマシンサイクルのク
ロックＴ３で強制エラーレジスタ（１）にセットされ、
この強制エラーレジスタ（１）からは強制エラー指定信
号「Ｏ」〜「３」が発生される。
また、強制エラー発生命令信号（２３）の最後の１マシ
ンサイクルの間、強制エラー発生命令Ａ信号（２５）が
有意となり、クロックＴ２によりラッチ（２１）に取り
込まれ、強制エラー発生命令Ｂ信号（２６）が有意とな
る。この強制エラー発生命令Ｂ信号（２６）が有意にな
ったことにより強制エラー制御回路（２０）からの出力
である強制エラー制御Ａ信号（２７）が同期して有意と
なる。そして、命令開始信号（２４）に応答して強制エ
ラー発生命令の次の命令Ｉの最初のマシンサイクルのク
ロックＴＯでこの強制エラー制御Ａ信号（２７）がラッ
チ（２２）に取り込まれ、強制エラー制御Ｂ信号（２８
）が有意となる。
ンサイクルの間、強制エラー発生命令Ａ信号（２５）が
有意となり、クロックＴ２によりラッチ（２１）に取り
込まれ、強制エラー発生命令Ｂ信号（２６）が有意とな
る。この強制エラー発生命令Ｂ信号（２６）が有意にな
ったことにより強制エラー制御回路（２０）からの出力
である強制エラー制御Ａ信号（２７）が同期して有意と
なる。そして、命令開始信号（２４）に応答して強制エ
ラー発生命令の次の命令Ｉの最初のマシンサイクルのク
ロックＴＯでこの強制エラー制御Ａ信号（２７）がラッ
チ（２２）に取り込まれ、強制エラー制御Ｂ信号（２８
）が有意となる。
この信号（２８）は、強制エラー発生命令の次の命令■
の実行が終了するまで有意に保たれる０強制エラー制御
回路（２０）は、強制エラー制御Ｂ信号（２８）が有意
の間、つまり強制エラー発生命令の次の命令Ｉの実行期
間だけ、強制エラーレジスタ（１）にセットされた強制
エラー指定信号「０」から強制エラー指定信号「３」の
値に対応して、強制エラー発生信号「０」から強制エラ
ー発生信号「３」を有意にする。エラー発生回路（３）
は各強制エラー発生信号が有意でない通常の状態では、
データ「８」からデータ「１１」に対するパリティ（１
１）をそのままパリティ（１５）に出力するが、例えば
、強制エラー発生信号「Ｏ」が有意である期間はパリテ
ィ（１１）を反転した信号をパリティ（１２）に出力す
る。エラー検出回路（４）はデータｒ８Ｊから、データ
「１１」と、これに対応するパリティ（１２）を入力し
てパリティ・チェックを行い、パリティエラーが検出さ
れた時にエラー検出信号（１３〉を有意にする。従って
、強制エラー発生信号「０」が有意の間はパリティ（１
２）には、データ「８」からデータ「１１」に対するパ
リティ（１１）を反転したものが出力されているので、
エラー検出回、Ｙ８ （４）は入力データ「８」から入
力データ「１１ノにパリティエラーが起きていると認識
し、エラー検出信号（１３）を有意にする。
の実行が終了するまで有意に保たれる０強制エラー制御
回路（２０）は、強制エラー制御Ｂ信号（２８）が有意
の間、つまり強制エラー発生命令の次の命令Ｉの実行期
間だけ、強制エラーレジスタ（１）にセットされた強制
エラー指定信号「０」から強制エラー指定信号「３」の
値に対応して、強制エラー発生信号「０」から強制エラ
ー発生信号「３」を有意にする。エラー発生回路（３）
は各強制エラー発生信号が有意でない通常の状態では、
データ「８」からデータ「１１」に対するパリティ（１
１）をそのままパリティ（１５）に出力するが、例えば
、強制エラー発生信号「Ｏ」が有意である期間はパリテ
ィ（１１）を反転した信号をパリティ（１２）に出力す
る。エラー検出回路（４）はデータｒ８Ｊから、データ
「１１」と、これに対応するパリティ（１２）を入力し
てパリティ・チェックを行い、パリティエラーが検出さ
れた時にエラー検出信号（１３〉を有意にする。従って
、強制エラー発生信号「０」が有意の間はパリティ（１
２）には、データ「８」からデータ「１１」に対するパ
リティ（１１）を反転したものが出力されているので、
エラー検出回、Ｙ８ （４）は入力データ「８」から入
力データ「１１ノにパリティエラーが起きていると認識
し、エラー検出信号（１３）を有意にする。
以上のようにしてエラー検出回路（４）の正当性を検査
することができる。
することができる。
なお、上記実施例ではエラー制御回路（２０）に命令開
始信号（２４）を入力することにより強制的にエラーを
発生させる期間を強制エラー発生命令の次の１命令期間
のみとしたが、命令開始信号（２４）の代わりに他の制
御信号を用いることによって強制的にエラーを発生させ
る期間を自由に変えることもできる。
始信号（２４）を入力することにより強制的にエラーを
発生させる期間を強制エラー発生命令の次の１命令期間
のみとしたが、命令開始信号（２４）の代わりに他の制
御信号を用いることによって強制的にエラーを発生させ
る期間を自由に変えることもできる。
以上のように、この発明によれば強制エラーを発生させ
るデータ処理装置内の構成要素を指定する信号と、強制
エラー発生期間を指示する信号とを別々に発生させたこ
とにより、従来のように命令の詳細な動きを熟知してい
なくても強制エラーを発生させることができ、また、ハ
ードウェア量も削減できるという効果がある。
るデータ処理装置内の構成要素を指定する信号と、強制
エラー発生期間を指示する信号とを別々に発生させたこ
とにより、従来のように命令の詳細な動きを熟知してい
なくても強制エラーを発生させることができ、また、ハ
ードウェア量も削減できるという効果がある。
また、強制エラー制御回路はＰＬＡ等のプログラム可能
なＬＳ１１石で実現可能であり、このＰＬＡのカスタマ
イズデータを変更することにより、強制エラー発生期間
を自由に変えることもできる。
なＬＳ１１石で実現可能であり、このＰＬＡのカスタマ
イズデータを変更することにより、強制エラー発生期間
を自由に変えることもできる。
第１図は、この発明に係る強制エラー発生回路の一実施
例を示すブロック図、第２図は第１図の回路の動作を示
すタイミングチャート図、そして第３図は従来のデータ
処理装置の強制エラー発生回路を示すブロック図、であ
る。 図において（１）は強制エラーレジスタ、（１３）は強
制エラー発生信号、（２０）は強制エラー制御回路、（
２１）、（２２）はラッチ、（２３）は強制エラー発生
命令信号、（２４）は命令開始信号、 （２５）は強制
エラー発生命令Ａ信号、（２６）は強制エラー発生命令
Ｂ信号、（２７）は強制エラー制御人信号、（２８）は
強制エラー制ｖ４Ｂ信号である。 なお、図中同一符号は同一または相当部分を示す。 弗２図 手続補ＩＦ書（自発） 昭和。１ｙ８．ヵ、５ 日
例を示すブロック図、第２図は第１図の回路の動作を示
すタイミングチャート図、そして第３図は従来のデータ
処理装置の強制エラー発生回路を示すブロック図、であ
る。 図において（１）は強制エラーレジスタ、（１３）は強
制エラー発生信号、（２０）は強制エラー制御回路、（
２１）、（２２）はラッチ、（２３）は強制エラー発生
命令信号、（２４）は命令開始信号、 （２５）は強制
エラー発生命令Ａ信号、（２６）は強制エラー発生命令
Ｂ信号、（２７）は強制エラー制御人信号、（２８）は
強制エラー制ｖ４Ｂ信号である。 なお、図中同一符号は同一または相当部分を示す。 弗２図 手続補ＩＦ書（自発） 昭和。１ｙ８．ヵ、５ 日
Claims (2)
- （１）複数の構成要素のうちの少なくとも一つに、強制
的にエラーを発生せしめるための指定信号を発生する強
制エラーレジスタと、強制エラー発生命令により前記エ
ラーを発生せしめる期間を開始させる信号を入力して前
記期間中、前記指定信号に対応した強制エラー発生信号
を発生する手段と、を備えたことを特徴とするデータ処
理装置の強制エラー発生回路。 - （２）前記強制的にエラーを発生せしめる期間を開始さ
せ信号は命令開始信号であり、前記手段が、前記強制エ
ラー発生命令の最後のマシンサイクル中、強制エラー発
生命令Ａ信号を発生する強制エラー制御回路と、前記強
制エラー発生命令Ａ信号をラッチして強制エラー発生命
令Ｂを前記最後のマシンサイクル中で発生する回路と、
該強制エラー発生命令Ｂ信号と同期した強制エラー制御
Ａ信号が前記強制エラー制御回路から発生されたとき前
記命令開始信号に応じて前記強制エラー発生命令の次の
命令の期間中、強制エラー制御Ｂ信号をラッチする回路
と、を含み、前記強制エラー制御回路は前記強制エラー
制御Ｂ信号に応答して前記強制エラー発生信号を発生す
る特許請求の範囲第１項記載のデータ処理装置の強制エ
ラー発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250879A JPS62111331A (ja) | 1985-11-11 | 1985-11-11 | デ−タ処理装置の強制エラ−発生回路 |
| DE19863638256 DE3638256A1 (de) | 1985-11-11 | 1986-11-10 | Schaltung zur erzeugung kuenstlicher fehler fuer eine datenverarbeitungsanlage |
| US06/928,380 US4779271A (en) | 1985-11-11 | 1986-11-10 | Forced error generating circuit for a data processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250879A JPS62111331A (ja) | 1985-11-11 | 1985-11-11 | デ−タ処理装置の強制エラ−発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111331A true JPS62111331A (ja) | 1987-05-22 |
Family
ID=17214371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250879A Pending JPS62111331A (ja) | 1985-11-11 | 1985-11-11 | デ−タ処理装置の強制エラ−発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4779271A (ja) |
| JP (1) | JPS62111331A (ja) |
| DE (1) | DE3638256A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5609986B2 (ja) * | 2010-11-16 | 2014-10-22 | 富士通株式会社 | 情報処理装置、送信装置及び情報処理装置の制御方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180645A (ja) * | 1988-01-13 | 1989-07-18 | Hitachi Ltd | 保守診断機構の自動検証方式 |
| US5008885A (en) * | 1988-12-29 | 1991-04-16 | International Business Machines Corporation | Event-controlled error injection system |
| US4999837A (en) * | 1989-03-20 | 1991-03-12 | International Business Machines Corporation | Programmable channel error injection |
| US5229999A (en) * | 1990-10-05 | 1993-07-20 | Bull Hn Information Systems Inc. | Method and apparatus for integrity testing of fault monitoring logic |
| US5872910A (en) * | 1996-12-27 | 1999-02-16 | Unisys Corporation | Parity-error injection system for an instruction processor |
| US6182248B1 (en) * | 1998-04-07 | 2001-01-30 | International Business Machines Corporation | Method and tool for computer bus fault isolation and recovery design verification |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3401379A (en) * | 1966-01-10 | 1968-09-10 | Bell Telephone Labor Inc | False code generator |
| US3566093A (en) * | 1968-03-29 | 1971-02-23 | Honeywell Inc | Diagnostic method and implementation for data processors |
| US4669081A (en) * | 1986-02-04 | 1987-05-26 | Raytheon Company | LSI fault insertion |
-
1985
- 1985-11-11 JP JP60250879A patent/JPS62111331A/ja active Pending
-
1986
- 1986-11-10 DE DE19863638256 patent/DE3638256A1/de active Granted
- 1986-11-10 US US06/928,380 patent/US4779271A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5609986B2 (ja) * | 2010-11-16 | 2014-10-22 | 富士通株式会社 | 情報処理装置、送信装置及び情報処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4779271A (en) | 1988-10-18 |
| DE3638256C2 (ja) | 1988-11-10 |
| DE3638256A1 (de) | 1987-05-14 |
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