JPS5846451A - プログラム暴走検出処理方式 - Google Patents
プログラム暴走検出処理方式Info
- Publication number
- JPS5846451A JPS5846451A JP56145023A JP14502381A JPS5846451A JP S5846451 A JPS5846451 A JP S5846451A JP 56145023 A JP56145023 A JP 56145023A JP 14502381 A JP14502381 A JP 14502381A JP S5846451 A JPS5846451 A JP S5846451A
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- JP
- Japan
- Prior art keywords
- signal
- program
- clock
- alarm signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラムの暴走を検出して警報な発生させ
ると共Ｃ二、プログラムの再起動を自動的Ｃ二行なわせ
るプログラム暴走検出処理方式Ｃ二関するものである。
ると共Ｃ二、プログラムの再起動を自動的Ｃ二行なわせ
るプログラム暴走検出処理方式Ｃ二関するものである。
電源の瞬断や外来ノイズ等Ｃ二よってプログラムが暴走
する場合があり、このようなプログラムの暴走を検出し
て不測の事故を未然（二防ぐことが必要である。その為
、ハードクロック毎のプログラム実行により発生するソ
フトクロックを監視する方式やインバリッドアドレスを
監視する方式等が知られている。又暴走検出によりプロ
セッサを再結規模は比較的大きく、マイクロプロセッサ
を用いた処理装置Ｃ：適用するζ二は、経済的に問題が
あった。
する場合があり、このようなプログラムの暴走を検出し
て不測の事故を未然（二防ぐことが必要である。その為
、ハードクロック毎のプログラム実行により発生するソ
フトクロックを監視する方式やインバリッドアドレスを
監視する方式等が知られている。又暴走検出によりプロ
セッサを再結規模は比較的大きく、マイクロプロセッサ
を用いた処理装置Ｃ：適用するζ二は、経済的に問題が
あった。
本発明は、マイクロプロセッサを用いた処理装置（：於
いて、簡単な構成によりプログラム暴走を検出して警報
を発生させると共に、正常動作に復帰するまで再起動を
繰返すことができるようにすることを目的とするもので
ある。以下実施例にっいて詳細書二説明する。
いて、簡単な構成によりプログラム暴走を検出して警報
を発生させると共に、正常動作に復帰するまで再起動を
繰返すことができるようにすることを目的とするもので
ある。以下実施例にっいて詳細書二説明する。
第１図は本発明の実施例の要部ブロック線図であり、Ｃ
ＴＲはカウンタ、 ＦＦ’１はフリップフロップ、ＬＣ
Ｈはラッチ回路、ＯＲ１〜ＯＲ５はオア回路、間ｖｉ。
ＴＲはカウンタ、 ＦＦ’１はフリップフロップ、ＬＣ
Ｈはラッチ回路、ＯＲ１〜ＯＲ５はオア回路、間ｖｉ。
ＭＭＶ２はモノステーブルマルチバイブレータである。
マイクロプロセッサ（図示せず）のマシンサイクルと同
一周期のクロックＭＣＬＫがフリップフロップＦ’Ｆ１
のグロック端子Ｃ（二加えられ、オア回路ＯＲ１の出力
がデータ端子りに加えられる。このフリップフロップＦ
ＦＩのＱ端子からのセット出力はアラーム信号ＡＬＭ１
としてラッチ回路ＬＣＨＩニラ・ンテされると共（二、
モノステーブルマルチバイブレータＭＭ２のトリガ信号
として加えられる。
一周期のクロックＭＣＬＫがフリップフロップＦ’Ｆ１
のグロック端子Ｃ（二加えられ、オア回路ＯＲ１の出力
がデータ端子りに加えられる。このフリップフロップＦ
ＦＩのＱ端子からのセット出力はアラーム信号ＡＬＭ１
としてラッチ回路ＬＣＨＩニラ・ンテされると共（二、
モノステーブルマルチバイブレータＭＭ２のトリガ信号
として加えられる。
マイクロプロセッサのプログラム初期ルーテンで設定さ
れて、一定周期で出力される〕１−ドクロッグＨＣｉＪ
Ｋは、カウンタＣ’ｌ’Ｈのグロッグ端子ＣＫ：二加え
られると共に、モノステーブルマルテノ（イブレータＭ
ＭＶ１のトリガ信号として加えられる。
れて、一定周期で出力される〕１−ドクロッグＨＣｉＪ
Ｋは、カウンタＣ’ｌ’Ｈのグロッグ端子ＣＫ：二加え
られると共に、モノステーブルマルテノ（イブレータＭ
ＭＶ１のトリガ信号として加えられる。
このモノステーブルマルチバイブレータＭＭＶ１はリト
リガ型であるので、）１−ドクロツクＨＣＬＫが連続的
（二加えられている期間は出力が“０″となり、２、−
ドクロックＨＣＬＫが停止すると、出力が１１″となる
アラーム信号ＡＬＭ２がオア回路ＯＲ２に加えられる。
リガ型であるので、）１−ドクロツクＨＣＬＫが連続的
（二加えられている期間は出力が“０″となり、２、−
ドクロックＨＣＬＫが停止すると、出力が１１″となる
アラーム信号ＡＬＭ２がオア回路ＯＲ２に加えられる。
ハードクロックＨＣＬＫの周期毎にプログラムが正常（
二実行されたとき発生するソフトクロック８ＣＬＫは、
カウンタＣＴＲのリセット端子ＲＡＴ及びラッテ回路Ｌ
ＣＨのリセット端子Ｒ＋二加えられる。
二実行されたとき発生するソフトクロック８ＣＬＫは、
カウンタＣＴＲのリセット端子ＲＡＴ及びラッテ回路Ｌ
ＣＨのリセット端子Ｒ＋二加えられる。
電源投入時のリセット信号ＰＲ８’ｌ’又はアラーム信
号ＡＬＭ１によりトリガされたモノステーブルマルチバ
イブレータＭＭＶ２の出力のりスタート信号Ｒ８ＡＴが
オア回路ＯＲ，を介してクツテ回路ＬＣ出二加えられる
と共に、マイクロプロセッサのリセット信号ＭＲ８Ｔと
なり、プログラムの再起動が行なわれる。
号ＡＬＭ１によりトリガされたモノステーブルマルチバ
イブレータＭＭＶ２の出力のりスタート信号Ｒ８ＡＴが
オア回路ＯＲ，を介してクツテ回路ＬＣ出二加えられる
と共に、マイクロプロセッサのリセット信号ＭＲ８Ｔと
なり、プログラムの再起動が行なわれる。
第２図は動作説明図であり、時刻ｔｏに同図（ａｌＣ二
示すようＣ二電源投入時のリセット信号ＰＲ８’Ｆが加
えられると、オア回路ＯＲ３を介してマイクロプロセッ
サ（ニリセット信号ＭＲ８Ｔが加えられ、又ラッテ回路
ＬＣＨに加えられてラッテされる０第２図（ｂｌはラッ
テ回路ＬＣＨの出力信号を示し、同図（Ｃ）はモノステ
ーブルマルチバイブレータＭＭＶ１の出力のアラーム信
号ＡＬＭ２を示す。マイクロプロセッサのハードクロッ
クＨＣＬＫは第２図（ｄ）（二示すよう（ニ一定周期で
加えられるので、時刻ｔ１のハードクロックＨＣＬＫに
よりモノステーブルマルチバイブレータＭＭＶ１はトリ
ガされ、その出力は＠０”となる。
示すようＣ二電源投入時のリセット信号ＰＲ８’Ｆが加
えられると、オア回路ＯＲ３を介してマイクロプロセッ
サ（ニリセット信号ＭＲ８Ｔが加えられ、又ラッテ回路
ＬＣＨに加えられてラッテされる０第２図（ｂｌはラッ
テ回路ＬＣＨの出力信号を示し、同図（Ｃ）はモノステ
ーブルマルチバイブレータＭＭＶ１の出力のアラーム信
号ＡＬＭ２を示す。マイクロプロセッサのハードクロッ
クＨＣＬＫは第２図（ｄ）（二示すよう（ニ一定周期で
加えられるので、時刻ｔ１のハードクロックＨＣＬＫに
よりモノステーブルマルチバイブレータＭＭＶ１はトリ
ガされ、その出力は＠０”となる。
第２図（ｅ）はソフトクロック８ＣＬＫを示し、矢印は
ハードクロックＨＣＬＫ（二対応することを示す。
ハードクロックＨＣＬＫ（二対応することを示す。
又点線矢印は、ソフトクロックｆ３ＣＬＫの抜けを示し
、レベルの高い割込みがあった場合Ｉ：は１個程度抜け
る場合がある。又ソフトグロック８ＣＬＫによりカウン
タＣＴＲ及びラッテ回路ＬＣ’Ｈがリセットされるので
、時刻ｔ２のソフトクロック８ＣＬＫ＋：よりラッテ回
路ＬｅＨの出力は”０″となる。従ってオア回路ＯＲ２
の出力のアラーム信号ＡＬＭは第２図（ｈ）に示すよう
に”０″となり、正常動作Ｃ二移行したことを示すもの
となる。
、レベルの高い割込みがあった場合Ｉ：は１個程度抜け
る場合がある。又ソフトグロック８ＣＬＫによりカウン
タＣＴＲ及びラッテ回路ＬＣ’Ｈがリセットされるので
、時刻ｔ２のソフトクロック８ＣＬＫ＋：よりラッテ回
路ＬｅＨの出力は”０″となる。従ってオア回路ＯＲ２
の出力のアラーム信号ＡＬＭは第２図（ｈ）に示すよう
に”０″となり、正常動作Ｃ二移行したことを示すもの
となる。
カウンタＣＴＲはハードクロックＨＣＬＫをカワントシ
、ソフトクロック８ＣＬＫによりリセットされ、ソフト
クロッグ８ＣＬＫが抜けたときの八−ドクロックＨＣＬ
Ｋの所定力ワント数のキャリ端子ＣＲが”ぜとなり、フ
リップフロップＦＦ１のデータ端子Ｄ（二オア回路ＯＲ
Ｉを介して加えられるものであり、所定力ワント数を例
えば「６」とすると、時刻ｔ３でカウンタｅＴＲのキャ
リ端子ＣＲが″１＃となり、フリップフロップＰＦ１が
クロックＭＣＬＫのタイミングでセットされる。第２図
（ｆ）はアラーム信号ＡＬＭ１を示すもので、フリップ
フロップＦＦ１のセント出力のアラーム信号ＡＬＭ１が
”１″となると、ラッテ回路ＬＣＨ＋ニラッテされると
共１ニモノステーブルマルテバイプレータＭＭＶ２がト
リガされる。Ｉｎ２図（ｇ）ハモノステーブルマルテバ
イブレータＭＭＶ ２の出力のりスタート信号Ｒ８ＡＴ
を示すもので、オア回路ＯＲ３を介してマイクロプロセ
ッサのリセット信号ＭＲ８Ｔとなり、マイクロプロセン
ナのりスタート動作が行なわれる。又アラーム信号ＡＬ
Ｍが“１＃どなる。
、ソフトクロック８ＣＬＫによりリセットされ、ソフト
クロッグ８ＣＬＫが抜けたときの八−ドクロックＨＣＬ
Ｋの所定力ワント数のキャリ端子ＣＲが”ぜとなり、フ
リップフロップＦＦ１のデータ端子Ｄ（二オア回路ＯＲ
Ｉを介して加えられるものであり、所定力ワント数を例
えば「６」とすると、時刻ｔ３でカウンタｅＴＲのキャ
リ端子ＣＲが″１＃となり、フリップフロップＰＦ１が
クロックＭＣＬＫのタイミングでセットされる。第２図
（ｆ）はアラーム信号ＡＬＭ１を示すもので、フリップ
フロップＦＦ１のセント出力のアラーム信号ＡＬＭ１が
”１″となると、ラッテ回路ＬＣＨ＋ニラッテされると
共１ニモノステーブルマルテバイプレータＭＭＶ２がト
リガされる。Ｉｎ２図（ｇ）ハモノステーブルマルテバ
イブレータＭＭＶ ２の出力のりスタート信号Ｒ８ＡＴ
を示すもので、オア回路ＯＲ３を介してマイクロプロセ
ッサのリセット信号ＭＲ８Ｔとなり、マイクロプロセン
ナのりスタート動作が行なわれる。又アラーム信号ＡＬ
Ｍが“１＃どなる。
八−ドクロックＨＣＬＫが時刻ｔ６から停止したとする
と、モノステーブルマルチバイブレータＭＭＶＩの出力
が例えば時刻ｔ４に”１”となる。即ちアラーム信号Ａ
ＬＭ２が１＃となる。
と、モノステーブルマルチバイブレータＭＭＶＩの出力
が例えば時刻ｔ４に”１”となる。即ちアラーム信号Ａ
ＬＭ２が１＃となる。
再起動動作により時刻ｔ５１ニハードクロックＨＣＬＫ
が加えられると、第２図（Ｃ）（二示すように、アラー
ム信号Ａ Ｌ Ｍ ２は０＃となり、又カウンタＣＴＲ
はハードクロックＨＣＬ ＫＯカクント（二よりキャリ
端子ＣＲは加”となる。時刻ｔ５のハードクロックＨＣ
ＬＫ（二対窓したソフトクロック５ＣＬＫが時刻ｔ６（
：加えられると、カウンタＣＴＲ及びラッテ回路ＬＣＨ
はリセットされ、アラーム信号ＡＬＭは加”となり、正
常動作に移行したことを示すものとなる。この場合、八
−ドクロックＨＣＬＫの発生Ｃ二よってもソフトクロッ
ク８ＣＬＫが発生しなければ、前述の動作を繰返すこと
Ｃ二なる。
が加えられると、第２図（Ｃ）（二示すように、アラー
ム信号Ａ Ｌ Ｍ ２は０＃となり、又カウンタＣＴＲ
はハードクロックＨＣＬ ＫＯカクント（二よりキャリ
端子ＣＲは加”となる。時刻ｔ５のハードクロックＨＣ
ＬＫ（二対窓したソフトクロック５ＣＬＫが時刻ｔ６（
：加えられると、カウンタＣＴＲ及びラッテ回路ＬＣＨ
はリセットされ、アラーム信号ＡＬＭは加”となり、正
常動作に移行したことを示すものとなる。この場合、八
−ドクロックＨＣＬＫの発生Ｃ二よってもソフトクロッ
ク８ＣＬＫが発生しなければ、前述の動作を繰返すこと
Ｃ二なる。
又インバリッド信号ＩＶＬが加えられた場合は、フリッ
プフロップＦＦＩのセット出力のアラーム信号ＡＬＭ１
が”１”となるととＣ；より、前述と同様Ｃ二すスター
ト信号Ｒ８ＡＴが出力されてマイクロプロセッサのプロ
グラム再起動が行なわれると共Ｃ二、アラーム信号ＡＬ
Ｍが出力される。
プフロップＦＦＩのセット出力のアラーム信号ＡＬＭ１
が”１”となるととＣ；より、前述と同様Ｃ二すスター
ト信号Ｒ８ＡＴが出力されてマイクロプロセッサのプロ
グラム再起動が行なわれると共Ｃ二、アラーム信号ＡＬ
Ｍが出力される。
ハードクロックＨＣＬＫが停止した場合は、モノステー
ブルマルチバイブレータＭＭＶ １の出力のアラーム信
号ＡＬＭ２が“１＃となり、オア回路ＯＲ２の出力のア
ラーム信号ＡＬＭが６１＃となる。その場合、ハードク
ロックＨＣＬＫが停止するようなフィクロプロセッサの
障害であるから、再起動を行なっても、正常動作に復帰
することはないので、アラーム信号ＡＬＭにより警報を
発生するだけとするものである。
ブルマルチバイブレータＭＭＶ １の出力のアラーム信
号ＡＬＭ２が“１＃となり、オア回路ＯＲ２の出力のア
ラーム信号ＡＬＭが６１＃となる。その場合、ハードク
ロックＨＣＬＫが停止するようなフィクロプロセッサの
障害であるから、再起動を行なっても、正常動作に復帰
することはないので、アラーム信号ＡＬＭにより警報を
発生するだけとするものである。
以上説明したようＣ二、本発明は、マイクロプロセッサ
を用いた処理装置に於いて、ハードクロックＨＣＬＫに
対応してソフトクロック８ＣＬＫが出力されたか否か検
出するカウンタＣＴＲ等の手段と、このカウンタＣＴＲ
等の手段（二よりソフトクロック８ＣＬＫが所定数抜け
たことを検出したとき、及びインバリッドアドレス発生
によるインバリッド信号ＩＶＬが加えられたとき、プロ
グラム暴走としてアラーム信号ＡＬＭを出力すると共Ｃ
ニリスターＨに号Ｒ８ＡＴを出力するフリップフロップ
ＦＦ’１．モノステープルマルチバイブレータＭＭＶ２
等からなる手段と、ハードクロックＨＣＬＫの停止を検
出してアラーム信号ＡＬＭを出力するモノステーブルマ
ルチバイブレータＭＭＶ１等の手段とを備え、リスター
ト信−１ｉ）Ｒ８Ａ’ｌ’−二よりマイクロプロセッサ
のプログラムを再起動させ、正常動作（二復帰するまで
繰返してリスタート信号Ｒ８ＡＴを出力して再起動を行
なわせ、正常動作（二なるまでアラーム信号ＡＬＭを出
力するものであり、プログラム暴走検出によりプログラ
ムの再起動を経済的な構成で行なわせることができる。
を用いた処理装置に於いて、ハードクロックＨＣＬＫに
対応してソフトクロック８ＣＬＫが出力されたか否か検
出するカウンタＣＴＲ等の手段と、このカウンタＣＴＲ
等の手段（二よりソフトクロック８ＣＬＫが所定数抜け
たことを検出したとき、及びインバリッドアドレス発生
によるインバリッド信号ＩＶＬが加えられたとき、プロ
グラム暴走としてアラーム信号ＡＬＭを出力すると共Ｃ
ニリスターＨに号Ｒ８ＡＴを出力するフリップフロップ
ＦＦ’１．モノステープルマルチバイブレータＭＭＶ２
等からなる手段と、ハードクロックＨＣＬＫの停止を検
出してアラーム信号ＡＬＭを出力するモノステーブルマ
ルチバイブレータＭＭＶ１等の手段とを備え、リスター
ト信−１ｉ）Ｒ８Ａ’ｌ’−二よりマイクロプロセッサ
のプログラムを再起動させ、正常動作（二復帰するまで
繰返してリスタート信号Ｒ８ＡＴを出力して再起動を行
なわせ、正常動作（二なるまでアラーム信号ＡＬＭを出
力するものであり、プログラム暴走検出によりプログラ
ムの再起動を経済的な構成で行なわせることができる。
又ハードクロックＨＣＬＫの異常（二ついても検出して
アラーム信号ＡＬＭを出力することができるものとなる
。
アラーム信号ＡＬＭを出力することができるものとなる
。
第１図は本発明の実施例の要部ブロック線図、第２図は
動作説明図である。 ＣＴＲはカウンタ、 ｌ？Ｆ１はフリップフロップ、Ｏ
ＲＩ 〜ＯＲ３ハ：ｔ ’７１ｍ Ｍ、ＭＭＶｌ、ＭＭ
Ｖ２ は−Ｅ：／ ステープルマルチパイプレータ、Ｌ
ＣＨはラッチ回路、ＭＣＬＫはクロック、ＨＣＬＫは八
−ドクロック、８ＣＬＫはソフトクロック、 ＩＶＬは
インバリッド信号、ＭＲ８Ｔはリセット信号、Ｒ８ＡＴ
はりスタート信号、ＡＬＭはアラーム信号である。 特許出願人 富士通株式会社 代理人 弁理士玉蟲久五部 （外５名）
動作説明図である。 ＣＴＲはカウンタ、 ｌ？Ｆ１はフリップフロップ、Ｏ
ＲＩ 〜ＯＲ３ハ：ｔ ’７１ｍ Ｍ、ＭＭＶｌ、ＭＭ
Ｖ２ は−Ｅ：／ ステープルマルチパイプレータ、Ｌ
ＣＨはラッチ回路、ＭＣＬＫはクロック、ＨＣＬＫは八
−ドクロック、８ＣＬＫはソフトクロック、 ＩＶＬは
インバリッド信号、ＭＲ８Ｔはリセット信号、Ｒ８ＡＴ
はりスタート信号、ＡＬＭはアラーム信号である。 特許出願人 富士通株式会社 代理人 弁理士玉蟲久五部 （外５名）
Claims (1)
- マイクロプロセッサを用いた処理装置に於いて、該マイ
クロプロセッサのハードクロックに対応シたソフトクロ
ックが発生したか否かを検出する手段と、該手段Ｃ二よ
り前記ソフトクロックが所定数抜けたことを検出したと
き及びインバリッドアドレス発生Ｃ：よるインバリッド
信号が加えられたときにアラーム信号を出力すると共ｌ
：リスタート信号を出力する手段と、前記ハードクロッ
クの停止を検出してアラーム信号を出力する手段とを備
え、前記リスタート信号（：より前記マイクロプロセッ
サのプログラムを再起動させ、正常動作（二復帰するま
で再起動を繰返すと共に、正常動作−二なるまでアラー
ム信号を出力することを特徴とするプログラム暴走検出
処運方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145023A JPS5846451A (ja) | 1981-09-14 | 1981-09-14 | プログラム暴走検出処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145023A JPS5846451A (ja) | 1981-09-14 | 1981-09-14 | プログラム暴走検出処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846451A true JPS5846451A (ja) | 1983-03-17 |
Family
ID=15375636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145023A Pending JPS5846451A (ja) | 1981-09-14 | 1981-09-14 | プログラム暴走検出処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846451A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170295U (ja) * | 1984-10-15 | 1986-05-14 | ||
| JPS61279942A (ja) * | 1985-06-05 | 1986-12-10 | Hanshin Electric Co Ltd | マイクロコンピユ−タ暴走防止回路 |
| US8392759B2 (en) | 2009-07-09 | 2013-03-05 | Fujitsu Limited | Test method, test program, test apparatus, and test system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587252A (en) * | 1978-12-26 | 1980-07-01 | Komatsu Ltd | Display and prevention circuit for computer reckless run |
| JPS5597652A (en) * | 1979-01-19 | 1980-07-25 | Fujitsu Ltd | Clock monitor system |
| JPH05105545A (ja) * | 1991-10-15 | 1993-04-27 | Asahi Chem Ind Co Ltd | 軽量気泡コンクリートの真空脱気処理方法 |
-
1981
- 1981-09-14 JP JP56145023A patent/JPS5846451A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587252A (en) * | 1978-12-26 | 1980-07-01 | Komatsu Ltd | Display and prevention circuit for computer reckless run |
| JPS5597652A (en) * | 1979-01-19 | 1980-07-25 | Fujitsu Ltd | Clock monitor system |
| JPH05105545A (ja) * | 1991-10-15 | 1993-04-27 | Asahi Chem Ind Co Ltd | 軽量気泡コンクリートの真空脱気処理方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170295U (ja) * | 1984-10-15 | 1986-05-14 | ||
| JPS61279942A (ja) * | 1985-06-05 | 1986-12-10 | Hanshin Electric Co Ltd | マイクロコンピユ−タ暴走防止回路 |
| US8392759B2 (en) | 2009-07-09 | 2013-03-05 | Fujitsu Limited | Test method, test program, test apparatus, and test system |
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