JPS62152048A - 暴走監視回路 - Google Patents
暴走監視回路Info
- Publication number
- JPS62152048A JPS62152048A JP60291898A JP29189885A JPS62152048A JP S62152048 A JPS62152048 A JP S62152048A JP 60291898 A JP60291898 A JP 60291898A JP 29189885 A JP29189885 A JP 29189885A JP S62152048 A JPS62152048 A JP S62152048A
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- JP
- Japan
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- timer
- runaway
- delivered
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、定周期繰り返し実行方式に基づいてプログラ
ムを実行するディジタル電子計算機応用システムの暴走
監視回路に関する。
ムを実行するディジタル電子計算機応用システムの暴走
監視回路に関する。
（従来の技術）
従来、この種の暴走監視回路においては、再始動可能な
タイマが一旦タイムアップするとその状態を保持してし
まい、これを解除することはできない。これは、暴走が
検出された場合、あらかじめ定められた状態にシステム
を確実に固定するためである。
タイマが一旦タイムアップするとその状態を保持してし
まい、これを解除することはできない。これは、暴走が
検出された場合、あらかじめ定められた状態にシステム
を確実に固定するためである。
したがって、システムの始動時・運転時を問わず、シス
テムが暴走監視回路の機能を自己診断することは不可能
である。
テムが暴走監視回路の機能を自己診断することは不可能
である。
本発明の目的は暴走監視回路の信頼度を低下させること
なく、システムの始動時にその機能を自己診断すること
ができる暴走監視回路を提供することである。
なく、システムの始動時にその機能を自己診断すること
ができる暴走監視回路を提供することである。
本発明の暴走監視回路は、システムが初期状態にリセッ
トされた状態で、タイマが動作してタイムアウトしたと
き出力回路より中央処理装置か暴定状態であることを示
す検出信号を出力させないように制御する制御手段を有
している。
トされた状態で、タイマが動作してタイムアウトしたと
き出力回路より中央処理装置か暴定状態であることを示
す検出信号を出力させないように制御する制御手段を有
している。
したかりて、システムが初期状態にリセットされたとき
、タイマの機能を診断するためにタイマが始動されタイ
ムアツプしても出力回路から検出信号か出力されないの
で、システムの各Ｒ器に暴走処理のための処理を実際に
とらせることなくタイマの正常な動作機能とその正確な
時限を診断することができる。
、タイマの機能を診断するためにタイマが始動されタイ
ムアツプしても出力回路から検出信号か出力されないの
で、システムの各Ｒ器に暴走処理のための処理を実際に
とらせることなくタイマの正常な動作機能とその正確な
時限を診断することができる。
本発明の実施例を図面を参照して説明する。
第１図は本発明の暴走監視回路の一実施例を有する電子
計算機システムの要部を示すブロック図、第２図は第１
図の実施例の動作を示すタイミングチャートである。
計算機システムの要部を示すブロック図、第２図は第１
図の実施例の動作を示すタイミングチャートである。
再トリガ可能な単安定マルチバイブレータであるタイマ
２は中央処理装置１が正常動作時に中央処理装置１から
出力される一定周期Ｔのタイマスタート信号５ＴＷＤＴ
によりトリガされて、出力端子Ｑより°“０”のタイマ
信号ＴＭＲを出力し、一定時限ＴＷＤＴ後にタイムアウ
トしてタイマ信号ＴＭＩＩを反転する。タイマ２の出力
端子Ｑから出力されるタイマ信号″ｒＭＲは中央処理装
置１に入力されて、タイマ２が動作した時限ＴＩ［ｌＴ
が所定の管理限界内にあるかどうかが中央処理装置１に
より検査される。Ｒ−Ｓフリップフロップ３は、システ
ムのリセット信号ＲＥＳＥＴをリセット端子Ｒに、中央
処理装置１からのスタート信号５ＴＡＲＴをセット端子
Ｓにそれぞれ入力し、出力端子Ｑから動作信号ＲＵＮを
出力する。Ｄフリップフロップ４は、システムのリセッ
ト信号ＲＥＳＥＴをリセット端子Ｒに、タイマ２のタイ
マ信号ＴＭＲをクロック端子ＣＬにに、動作信号１１Ｏ
Ｎをデータ端子りにそれぞれ入力し、出力端子Ｑから暴
走検出信号ＯＶＲを出力する。この暴走検出信号ＯＶＲ
は予め定められた回路および中央処理装置１に入力され
る。なお、リセット信号ＲＥＳＥＴは中央処理装置１に
も入力される。
２は中央処理装置１が正常動作時に中央処理装置１から
出力される一定周期Ｔのタイマスタート信号５ＴＷＤＴ
によりトリガされて、出力端子Ｑより°“０”のタイマ
信号ＴＭＲを出力し、一定時限ＴＷＤＴ後にタイムアウ
トしてタイマ信号ＴＭＩＩを反転する。タイマ２の出力
端子Ｑから出力されるタイマ信号″ｒＭＲは中央処理装
置１に入力されて、タイマ２が動作した時限ＴＩ［ｌＴ
が所定の管理限界内にあるかどうかが中央処理装置１に
より検査される。Ｒ−Ｓフリップフロップ３は、システ
ムのリセット信号ＲＥＳＥＴをリセット端子Ｒに、中央
処理装置１からのスタート信号５ＴＡＲＴをセット端子
Ｓにそれぞれ入力し、出力端子Ｑから動作信号ＲＵＮを
出力する。Ｄフリップフロップ４は、システムのリセッ
ト信号ＲＥＳＥＴをリセット端子Ｒに、タイマ２のタイ
マ信号ＴＭＲをクロック端子ＣＬにに、動作信号１１Ｏ
Ｎをデータ端子りにそれぞれ入力し、出力端子Ｑから暴
走検出信号ＯＶＲを出力する。この暴走検出信号ＯＶＲ
は予め定められた回路および中央処理装置１に入力され
る。なお、リセット信号ＲＥＳＥＴは中央処理装置１に
も入力される。
次に、本実施例の動作を第２図のタイムチャートを参照
して説明する。
して説明する。
まず、中央処理装置１、Ｒ−Ｓフリップフロップ３、Ｄ
フリップフロップ４にはいずれもリセット信号ＲＥＳＥ
Ｔ “１”が人力されてリセット状態にあるものとす
る。したがって、スタート信号５ＴＡＲＴ 、タイマス
タート信号５ＴＶＤＴはいずれも“°０”で、タイマ信
号ＴＭＲは“１”、動作信号ＲＵＮ 、暴走検出信号Ｏ
ＶＲは“０”である。この状態で時刻ｔ１にリセット信
号ＲＥＳＥＴが“０”になり、中央処理装置１、Ｒ−Ｓ
フリップフロップ３、Ｄフリップフロップ４はこの初期
状態を引続き保持する。そして、時刻ｔ２にタイマスタ
ート信号５ＴｌｆＤＴか中央処理装置１から出力される
とタイマ信号ＴＭＲは°Ｏ”°になる。そして、タイマ
２の時限ＴＷＤＴが経過した時刻ｔ３にタイマ２はタイ
ムアウトしてタイマ信号ＴＭＲは再び“１”になり、中
央処理装置１はこの時限ＴＷＤＴが管理限界内にあるか
どうかを検査する。このとき、中央処理装置１からは未
だスタート信号５ＴＡＲＴが出方されておらず、Ｒ−Ｓ
フリップフロップ３の出方する動作信号ＲＵＮは“０”
であるので、暴走検出信号ＯＶＲは依然”０”である。
フリップフロップ４にはいずれもリセット信号ＲＥＳＥ
Ｔ “１”が人力されてリセット状態にあるものとす
る。したがって、スタート信号５ＴＡＲＴ 、タイマス
タート信号５ＴＶＤＴはいずれも“°０”で、タイマ信
号ＴＭＲは“１”、動作信号ＲＵＮ 、暴走検出信号Ｏ
ＶＲは“０”である。この状態で時刻ｔ１にリセット信
号ＲＥＳＥＴが“０”になり、中央処理装置１、Ｒ−Ｓ
フリップフロップ３、Ｄフリップフロップ４はこの初期
状態を引続き保持する。そして、時刻ｔ２にタイマスタ
ート信号５ＴｌｆＤＴか中央処理装置１から出力される
とタイマ信号ＴＭＲは°Ｏ”°になる。そして、タイマ
２の時限ＴＷＤＴが経過した時刻ｔ３にタイマ２はタイ
ムアウトしてタイマ信号ＴＭＲは再び“１”になり、中
央処理装置１はこの時限ＴＷＤＴが管理限界内にあるか
どうかを検査する。このとき、中央処理装置１からは未
だスタート信号５ＴＡＲＴが出方されておらず、Ｒ−Ｓ
フリップフロップ３の出方する動作信号ＲＵＮは“０”
であるので、暴走検出信号ＯＶＲは依然”０”である。
時刻ｔ４に中央処理装置１のスタート信号５ＴＡＲＴが
出力されると、これによりＲ−Ｓフリップフロップ３の
動作信号１１ｔｌＮは以後、“ｌ”となる。時刻ｔ５に
タイマスタート信号５ＴＷＤ丁が再び出力されると、タ
イマ信号ＴＭＲは“０”になる。以後、時刻ｔ６、Ｌ７
と所定の周期（タイマ２の時限ＴＩ［ｌＴより短い周期
）でタイマスタート信号５ＴＶＤＴが出力されると、タ
イマ２は再トリガーされてタイマ信号ＴＭＲは“０′の
ままである。この間、暴走検出信号ＯＶＲは“０”のま
まである。しかしながら、中央処理装置ｌに異常が発生
して暴走状態になりタイマスタート信号５ＴＷＤＴが出
力されなくなると、時刻ｔ７から時限ＴＷＤＴ経過した
時刻ｔ８にタイマ信号ＴＭＲは“１”になる。このとき
、Ｒ−Ｓフリップフロップ３の動作信号１１ＯＮは“１
”であるのでこのタイマ信号ＴＭＲの°°０”から“１
°°への変化を受けて暴走検出信号ＯＶＲは”１″にな
り、これによりシステムは予め定められた状態に固定さ
れる。
出力されると、これによりＲ−Ｓフリップフロップ３の
動作信号１１ｔｌＮは以後、“ｌ”となる。時刻ｔ５に
タイマスタート信号５ＴＷＤ丁が再び出力されると、タ
イマ信号ＴＭＲは“０”になる。以後、時刻ｔ６、Ｌ７
と所定の周期（タイマ２の時限ＴＩ［ｌＴより短い周期
）でタイマスタート信号５ＴＶＤＴが出力されると、タ
イマ２は再トリガーされてタイマ信号ＴＭＲは“０′の
ままである。この間、暴走検出信号ＯＶＲは“０”のま
まである。しかしながら、中央処理装置ｌに異常が発生
して暴走状態になりタイマスタート信号５ＴＷＤＴが出
力されなくなると、時刻ｔ７から時限ＴＷＤＴ経過した
時刻ｔ８にタイマ信号ＴＭＲは“１”になる。このとき
、Ｒ−Ｓフリップフロップ３の動作信号１１ＯＮは“１
”であるのでこのタイマ信号ＴＭＲの°°０”から“１
°°への変化を受けて暴走検出信号ＯＶＲは”１″にな
り、これによりシステムは予め定められた状態に固定さ
れる。
第３図は本発明の他の実施例を有する電子計算機システ
ムの要部を示すブロック図である。
ムの要部を示すブロック図である。
本実施例は上述した実施例のＲ−Ｓフリップフロップ３
をＤフリップフロップ５で置き換えたもので、そのリセ
ット端子Ｒにはシステムのリセット信号ＲＥＳＥＴが、
そのクロック端子ＣＬににはタイマ２の出力するタイマ
信号ＴＭＲがそれぞれ入力され、データ端子りは“１°
゛に固定され、出力端子ＱはＤフリップフロップ４のデ
ータ端子りに接続されている。
をＤフリップフロップ５で置き換えたもので、そのリセ
ット端子Ｒにはシステムのリセット信号ＲＥＳＥＴが、
そのクロック端子ＣＬににはタイマ２の出力するタイマ
信号ＴＭＲがそれぞれ入力され、データ端子りは“１°
゛に固定され、出力端子ＱはＤフリップフロップ４のデ
ータ端子りに接続されている。
次に、本実施例の動作を説明する。リセット信号ｎＥｓ
ＥＴによりＤフリップフロップ４，５はそれぞれ出力す
る信号ＯＶＲ，Ｒ１］Ｎを“０”とする。そこで、中央
処理装置１が始動して上述した実施例の場合と同様にタ
イマスタート信号５ＴＷＤＴをタイマ２に印加すること
により、その動作する時限ＴＷＤＴを中央処理装置１で
検査することができる。タイマ２がこのようにして一回
だけタイムアウトすると、Ｄフリップフロップ５の出力
する動作信号ＲＵＮは°゛１”に反転する。以後、この
状態が保持され、タイマスタート信′＋５ＴＷＤＴが繰
返し印加されて上述した実、ｌｉ’６例の場合と同様の
動作を継続する。したがって、本実施例においてはスタ
ート信号５ＴＡＲＴは不要で、かつ、暴走監視回路の検
証はシステムのスタート時に１回たけ可能である。
ＥＴによりＤフリップフロップ４，５はそれぞれ出力す
る信号ＯＶＲ，Ｒ１］Ｎを“０”とする。そこで、中央
処理装置１が始動して上述した実施例の場合と同様にタ
イマスタート信号５ＴＷＤＴをタイマ２に印加すること
により、その動作する時限ＴＷＤＴを中央処理装置１で
検査することができる。タイマ２がこのようにして一回
だけタイムアウトすると、Ｄフリップフロップ５の出力
する動作信号ＲＵＮは°゛１”に反転する。以後、この
状態が保持され、タイマスタート信′＋５ＴＷＤＴが繰
返し印加されて上述した実、ｌｉ’６例の場合と同様の
動作を継続する。したがって、本実施例においてはスタ
ート信号５ＴＡＲＴは不要で、かつ、暴走監視回路の検
証はシステムのスタート時に１回たけ可能である。
なお、上述した実施例のタイマ２は、単安定マルチバイ
ブレータではなく、一定周期のクロックパルスを計数す
るディジタル計数回路でもよい。
ブレータではなく、一定周期のクロックパルスを計数す
るディジタル計数回路でもよい。
以上説明したように本発明は、従来の暴走監視回路に、
システムの初期状態においてタイマがタイムアウトして
も暴走検出信号を出力しないように制御する制御回路を
付加することにより、定周期繰り返し実行方式に基づい
てプログラムを実行するディジタル電子計算機応用シス
テムの暴走監視回路を自己診断することができ、計算機
の暴走による被害の発生の確率を一層小さくすることが
できる効果がある。
システムの初期状態においてタイマがタイムアウトして
も暴走検出信号を出力しないように制御する制御回路を
付加することにより、定周期繰り返し実行方式に基づい
てプログラムを実行するディジタル電子計算機応用シス
テムの暴走監視回路を自己診断することができ、計算機
の暴走による被害の発生の確率を一層小さくすることが
できる効果がある。
第１図は本発明の暴走監視回路の一実施例を有する電子
計算機システムの要部を示すブロック図、第２図は第１
図の実施例の動作を示すタイミングチャート、第３図は
他の実施例を用いた場合を示すブロック図である。 １・・・中央処理装置、 ２・・・タイマ、 ３−Ｒ−Ｓフリップフロップ、 ４．５・・・Ｄフリップフロップ、 ＲＥＳＥＴ・・・リセット信号、 ５ＴＩＩＤＴ・・・タイマスタート信号、ＴＭＲ−・・
タイマ信号、 ５ＴＡＲＴ・・・スタート信号−１ ＲＵＮ・・・動作信号、 ＯＶＲ・・・暴走検出信号、 ＴＷＤＴ・・・タイマ２の動作時限。
計算機システムの要部を示すブロック図、第２図は第１
図の実施例の動作を示すタイミングチャート、第３図は
他の実施例を用いた場合を示すブロック図である。 １・・・中央処理装置、 ２・・・タイマ、 ３−Ｒ−Ｓフリップフロップ、 ４．５・・・Ｄフリップフロップ、 ＲＥＳＥＴ・・・リセット信号、 ５ＴＩＩＤＴ・・・タイマスタート信号、ＴＭＲ−・・
タイマ信号、 ５ＴＡＲＴ・・・スタート信号−１ ＲＵＮ・・・動作信号、 ＯＶＲ・・・暴走検出信号、 ＴＷＤＴ・・・タイマ２の動作時限。
Claims (1)
- 【特許請求の範囲】 定周期繰り返し実行方式に基づく電子計算機応用システ
ム内に設けられ、中央処理装置が正常動作時に出力する
一定周期の信号により始動する再始動可能なタイマと、
該タイマがタイムアウトしたとき中央処理装置が暴走状
態であることを示す検出信号を出力する出力回路よりな
る暴走監視回路において、 システムが初期状態にリセットされた状態で前記タイマ
が動作してタイムアウトしたとき出力回路より前記検出
信号を出力させないように制御する制御回路を有するこ
とを特徴とする暴走監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291898A JPS62152048A (ja) | 1985-12-26 | 1985-12-26 | 暴走監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291898A JPS62152048A (ja) | 1985-12-26 | 1985-12-26 | 暴走監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62152048A true JPS62152048A (ja) | 1987-07-07 |
Family
ID=17774885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60291898A Pending JPS62152048A (ja) | 1985-12-26 | 1985-12-26 | 暴走監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62152048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567930B1 (en) | 1998-11-13 | 2003-05-20 | Nec Corporation | Method and apparatus for controlling writing of flash EEPROM by microcomputer |
| US7137036B2 (en) | 2002-02-22 | 2006-11-14 | Oki Electric Industry Co., Ltd. | Microcontroller having an error detector detecting errors in itself as well |
-
1985
- 1985-12-26 JP JP60291898A patent/JPS62152048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567930B1 (en) | 1998-11-13 | 2003-05-20 | Nec Corporation | Method and apparatus for controlling writing of flash EEPROM by microcomputer |
| US7137036B2 (en) | 2002-02-22 | 2006-11-14 | Oki Electric Industry Co., Ltd. | Microcontroller having an error detector detecting errors in itself as well |
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