JPS6218939B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、情報処理装置に関するもので、特に
マイクロプログラムによつて制御される情報処理
において、ノイズ等による誤動作を防止し、割込
み信号に対応した確実な情報処理を実行できる情
報処理装置に係るものである。

従来マイクロプログラムによつて制御される情
報処理装置において、外部回路からの割り込み信
号により、中央処理装置（以下、CPUと記す）
が割込処理を実行する処理方式は次のように行わ
れていた。すなわち、現在行なわれている情報処
理を一時中断して割込処理の実行を開始するので
あるがその時、現在行なわれていた情報処理の進
行状態を示すプログラムカウンタの内容を、一時
プログラムカウンタ退避装置に退避させるととも
に、プログラムカウンタの内容を割込処理に必要
な内容に変え、その内容によつてCPUは割込処
理を実行する。そしてその処理終了後、再び前の
情報処理に移る時、プログラムカウンタ退避装置
に退避させておいた内容をプログラムカウンタに
戻して、情報処理を続行させていた。

以下に、第１図を参照して、従来の情報処理装
置における情報処理方式を説明する。

従来の情報処理装置は、CPU４とプログラム
カウンタ２とプログラムカウンタ退避装置３と割
込入力信号のパルス微分装置１とを有し、CPU
４とプログラムカウンタ２は信号線１５，１６に
より接続され、プログラムカウンタ２とプログラ
ムカウンタ退避装置３は、プログラムカウンタ２
のビツト数に等しいアンドゲート５，５′、…及
び６，６′，…を介して信号線１０，１０′…、１
１，１１′……、及び１４，１４′…、１２，１
２′…により接続される。又、アンドゲート５，
５′，…はプログラムカウンタ２の内容をプログ
ラムカウンタ退避装置３に移す時に使用され、そ
の入力端子の一方は、パルス微分装置１からの信
号線８，８′，…が接続され、一方アンドゲート
６，６′…はプログラムカウンタ退避装置３の内
容をプログラムカウンタ２に戻す時に使用されそ
の入力端子の一方はCPU４からの信号線１３，
１３′，…が接続され、外部回路からの割込入力
信号は端子７より、パルス微分装置１へ入力され
る。

かかる構成の従来の情報処理装置における情報
処理方式は、端子７から入力された割込入力信号
は、パルス微分装置１にて、その立ち上がりが検
出され、その出力はプログラムカウンタ２の各ビ
ツトに信号線９，９′……を通して入力されると
ともに、各ビツトに対応するアンドゲート５，
５′…にも入力され、プログラムカウンタ２の内
容は信号線８，８′，…と１０，１０′，…とを入
力とするアンドゲート５，５′，…より、信号線
１１，１１′，…を通して、プログラムカウンタ
退避装置３に退避される。一方、CPU４は割込
処理に必要なアドレスを信号線１６を通してプロ
グラムカウンタ２に入力し、信号線１５を通して
送られるプログラムカウンタ２の指示に従つて割
込処理を実行する。そして割込処理を終了した
ら、処理終了の信号を信号線１３，１３′…に出
力しこの信号線１３，１３′，…とプログラムカ
ウンタ退避装置３からの出力信号線１２，１
２′，…とを入力とするアンドゲート６，６′…を
通して、信号線１４，１４′，…よりプログラム
カウンタ退避装置３の内容がプログラムカウンタ
２の対応する各ビツトに戻され、その内容に従つ
てCPU４は中断していた情報処理を再開始す
る。

この様に従来の情報処理装置で、かかる情報処
理方式を採用すると、割込信号はパルス微分装置
により、その立上りがすべて検出されるだけで、
割込信号であるか否かを検出することは不可能で
あつた。そのために、割込入力信号だけでなく、
例えばノイズ等によつて生じた誤信号までも検出
し、その誤信号によつてプログラムカウンタの内
容がプログラムカウンタ退避装置に誤つて退避さ
せられ、その結果情報処理装置が誤つた割込処理
を実行し、プログラムによる情報処理を実行する
ことができない欠点があつた。なお、ノイズ除去
回路を割込信号入力部に設けることによつて、正
規の割込信号だけを入力するようにすることも考
えられるが、この場合にはプログラムカウンタの
内容退避および割込アドレスの設定はノイズ除去
期間の後から実行せざるえない。そのため、高速
応容性が要求される割込処理にとつては上記のノ
イズ除去は極めて不都合である。

本発明の目的は、プログラムカウンタ及びプロ
グラムカウンタ退避装置に入力される信号が割込
信号であるか否かを検出することができ、かつ割
込信号に応答して高速に正規の割込処理が可能な
情報処理装置を提供することにある。

本発明の情報処理装置は、タイマーを有する中
央処理装置（CPU）と、このCPUの動作を指示
するプログラムカウンタと、割込信号によりプロ
グラムカウンタの内容を退避させるプログラムカ
ウンタ退避装置と、CPUが有するタイマーの設
定時間後に割込信号の存在を検出する検出回路と
を有し、タイマー動作中に並行してプログラムカ
ウンタの内容退避後のプログラムカウンタへの割
込アドレス設定を行ない、正規の割込入力信号で
あることが検出回路によつて検出されると、即座
に割込処理が実行できるようにしたことを特徴と
する。

かかる本発明による情報処理装置によれば、割
込信号によりプログラムカウンタの内容をプログ
ラムカウンタ退避装置に一時退避させるととも
に、タイマー設定された所定の時間後に、検出回
路にて割込信号の存在を検出することにより、入
力された割込信号がノイズ等によつて生じた誤つ
た信号か、正規の割込信号かを判定することがで
きるので、ノイズ等の誤信号による誤つた割込処
理の発生を防止できるとともに、プログラムカウ
ンタの内容退避後のプログラムカウンタへの割込
アドレス設定がタイマー動作中に実行されている
ので、割込処理への移行が非常に高速に行なわれ
る。

以下、本発明を図面を参照して詳細に説明す
る。

第２図は、本発明の情報処理装置の一実施例を
示すブロツク構成図である。同図中３桁の参照数
字の下２桁は第１図の参照数字と対応させたもの
で、ある。

第２図においては、入力端子１０７に加えられ
る割込信号はパルス微分装置を介して加えられる
が、このパルス微分装置はＤ型フリツプ・フロツ
プ２０とインバータ２１とアンドゲート２２とを
有し、割込入力信号端子１０７より入力された信
号はＤ型フリツプ・フロツプに入力されるととも
に信号線２４を通してアンドゲート２２の入力端
子に入力される。

一方、Ｄ型フリツプ・フロツプ２０の出力はイ
ンバータ２１により反転され、反転された信号が
信号線２５を通してアンドゲート２２の他の入力
端子へ入力され、信号線１０８，１０８′，…、
及び１０９，１０９′，…を通して、夫々アンド
ゲート１０５，１０５′，…及び、それに対応す
るプログラムカウンタ１０２の各ビツトに入力さ
れる。

本実施例の最も注目すべき点は、割込入力信号
端子１０７とCPUとがアンドゲート２３を介し
て接続されていることである。この構成は、アン
ドゲート２３の一入力端子には、割込入力信号線
２６が接続され、他の入力端子には、CPU１０
４からの信号が一信号線２７を通して入力され、
アンドゲート２３の出力が信号線２８によつて
CPU１０４に接続されてなる。

かかる本実施例の情報処理装置では割込入力信
号は入力端子１０７に入力されＤ型フリツプ・フ
ロツプ２０と２入力アンドゲート２２に入力され
る。アンドゲート２２の一方の入力はＤ型フリツ
プ・フロツプ２０の出力を入力とするインバータ
２１の出力となつている。従つて割込入力信号が
論理値“０”から論理値“１”になつた時アンド
ゲート２２の出力は論理値「１」となる。このア
ンドゲート２２の出力信号はアンドゲート１０
５，１０５′，……に入力される、アンドゲート
１０５，１０５′，……の一方の入力はプログラ
ムカウンタ１０２の出力となつておりその出力は
プログラムカウンタ退避装置１０３に入力されて
いるので割込入力信号が入力端子１０７に加えら
れた時、プログラムカウンタの内容はプログラム
退避装置１０３に入力される。またアンドゲート
２２の出力はプログラムカウンタ１０２にも入力
されておりこの出力によつてプログラムカウンタ
１０２の各ビツトにCPU１０４から信号線１１
６を通して割込処理に必要なアドレスが入力され
プログラムカウンタの内容を変える。このように
して情報処理を移行し、割込入力信号に対応した
割込処理終了後CPU１０４は割込処理終了信
号、つまりプログラムカウンタ退避装置１０３の
内容をプログラムカウンタ１０２に移す信号を発
生させ、この信号を信号線１１３，１１３′，…
を通して一方の入力をプログラムカウンタ退避装
置１０３の出力とするアンドゲート１０６，１０
６′，……に加え各ビツトに対応する信号線１１
４，１１４′，……を通してカウンタ１０２の内
容を中断した情報処理の内容に復帰させる。

アンドゲート２２の信号は入力端子１０７に加
えられた割込入力信号が変化した後は論理値
「０」になるので上述の動作は一回しか生じな
い。換言すれば、非常に長いパルス巾を有する割
込信号がパルス微分装置に入力されても、パルス
微分装置のアンドゲート２２からはプログラムカ
ウンタ１０２の内容をプログラムカウンタ退避装
置１０３に１回移すのに必要な期間のみ信号が出
力されるものである。

ここで、本実施例の特徴であるアンドゲート２
３を有する検出回路の動作を説明する。割込入力
信号端子１０７を通して割込入力信号が入力され
た時、アンドゲート２２からの出力信号によつて
プログラムカウンタ１０２の内容がアンドゲート
１０５，１０５′，…を通してプログラムカウン
タ退避装置１０３に退避させられプログラムカウ
ンタ１０２にはCPU１０４で指定されたアドレ
スが信号線１１６を通して入力される。この時、
CPU１０４はアドレスをプログラムカウンンタ
１０２に送ると同時に、CPU１０４内に保持し
ているタイマー（図示せず）をリセツトして一定
時間、計数を開始させる。そしてタイマーの時間
計数後、CPU１０４は信号線２７を通して
“１”レベルのテスト信号をアンドゲート２３に
出力する。アンドゲート２３は、割込入力信号が
一方の入力端子に出力されていれば、信号線２８
を通して、出力“１”を出力し、正規の割込入力
信号であることをCPU１０４に伝え、その結果
CPU１０４は割込入力信号に対応した割込処理
を実行する。

一方、CPU１０４が信号線２７を通してテス
ト信号“１”を出力した時、信号線２６が“０”
レベル、つまりタイマーの計数時間内に割込入力
信号が切れていれば、アンドゲート２３からは
“０”がCPU１０４に送られ、CPU１０４はその
割込入力信号はノイズ信号であつたことを判断
し、信号線１１３，１１３′，…を通しプログラ
ムカウタ退避装置１０３に退避させた内容を再び
プログラウカウンタ１０２へ書き換える信号
“１”を出力する。この結果プログラムカウンタ
退避装置１０３の内容は、プログラムカウンタ１
０２へ戻され、従来実行していた情報処理を再開
始する。

この様に、本実施例によれば、割込信号によつ
てプログラムカウンタ１０２の内容をプログラム
カウンタ退避装置１０３に退避させるとともにノ
イズ等による誤信号を消去できる期間をタイマー
に設定しておけば、タイマーの時間計数終了後、
検出回路により入力された割込信号が正規の割込
信号であつたか、ノイズ等による信号であつたか
をCPUに数えるノイズ信号等による誤つた割込
処理を防止し、正規のプログラムどおりの実行処
理を高速に行なう情報処理装置を提供することが
できる。

以上の実施例に限らず、本発明による情報処理
装置は、信号のレベルを検出できる情報処理装置
として、その応用範囲は広大なものである。又、
本実施例においては検出回路にアンドゲートを使
用したが、他の論理素子を使用しても、かかる効
果が得られることは明白であり、タイマーは
CPUの外部に設けても構わない。

更に本実施例ではタイマーの設定時間後検出回
路にて割込信号の入力状態を検出したが、割込信
号のレベルだけでなく、例えばメモリの状態を検
出し、その結果をCPUに伝えるように検出回路
を構成してもよい。

【図面の簡単な説明】

第１図は、従来の情報処理装置のブロツク図を
示し、第２図は、本発明による情報処理装置の一
実施例を示すブロツク図である。 １……パルス微分装置、２，１０２……プログ
ラムカウンタ、３，１０３……プログラムカウン
タ退避装置、４，１０４……中央処理装置、５，
５′，……，１０５，１０５′，……，６，６′…
…，１０６，１０６′，……２２，２３……アン
ドゲート、９，９′……，８，８′……，１０８，
１０８′，……１０９，１０９′，……パルス微分
装置の出力線、１０，１０′……１１０，１１
０′，……プログラムカウンタ出力線、１１，１
１′，……，１１１，１１１′，……アンドゲート
の出力線、１２，１２′，……，１１２，１１
２′，……プログラムカウンタ退避装置の出力
線、１３，１３′，……，１１３，１１３′，……
CPUの割込処理終了信号線、１４，１４′，…
…，１１４，１１４′，……アンドゲート出力
線、１５，１１５，……プログラムカウンタの情
報出力線、１６，１１６……アドレス入力線、
７，１０７……非同期入力信号端子、２０……Ｄ
−フリツプ・フロツプ、２１……インバータ、２
４，２６……非同期入力信号線、２８……非同期
入力信号検出線、２７……非同期入力信号のテス
ト信号線。

Claims (1)

【特許請求の範囲】
1. １ 割込処理機能を有する中央処理装置と、命令
   の実行順序を指定するプログラムカウンタと、割
   込処理時前記プログラムカウンタの内容が一時退
   避されるプログラムカウンタ退避装置とを含む情
   報処理装置において、前記中央処理装置は割込信
   号入力端子からの信号入力に応答して内部タイマ
   ー手段をスタートさせ、かつこのタイマー動作期
   間中に前記プログラムカウンタに割込実行アドレ
   スをセツトし、前記タイマー動作終了後テスト信
   号を発生して前記割込信号入力端子から入力され
   た信号の存続の有無を検出し、該信号が存続して
   いれば前記プログラムカウンタへのセツトが完了
   している前記割込実行アドレスに基づく割込処理
   を実行し、前記信号が存続していなければ前記プ
   ログラムカウンタ退避装置に退避されていた内容
   を前記プログラムカウンタに再設定することによ
   つて以前の処理を再開するようにしたことを特徴
   とする情報処理装置。