JPH01237852A - 異常監視タイマ制御装置 - Google Patents
異常監視タイマ制御装置Info
- Publication number
- JPH01237852A JPH01237852A JP63066219A JP6621988A JPH01237852A JP H01237852 A JPH01237852 A JP H01237852A JP 63066219 A JP63066219 A JP 63066219A JP 6621988 A JP6621988 A JP 6621988A JP H01237852 A JPH01237852 A JP H01237852A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- abnormality monitoring
- monitoring timer
- power
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims abstract description 33
- 230000005856 abnormality Effects 0.000 title claims abstract description 32
- 238000001514 detection method Methods 0.000 claims description 24
- 238000012545 processing Methods 0.000 description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ウォッチドッグタイマ等の異常監視タイマ制御装置に関
し。
し。
界雷監視タイマのクリアをプログラム上で意識的に行わ
な（とも異常監視タイマを電源投入時に作動停止しかつ
投入後の正常動作時には周期的にクリアすることを目的
とし。
な（とも異常監視タイマを電源投入時に作動停止しかつ
投入後の正常動作時には周期的にクリアすることを目的
とし。
所定時間内にクリア信号を受信しない場合に警報信号を
発する異常監視タイマ、電源立上げ時に所定時間にわた
りパワーオンリセット信号を発するパワーオンリセット
手段、所定のプログラムを実行するプログラム実行手段
、プログラム実行手段が特定のアドレスにアクセスした
ことを検出するアクセス検出手段、パワーオンリセット
信号またはアクセス検出信号を受信したことによってク
リア信号を該異常監視タイマに送出するクリア信号発生
手段を含み構成される。
発する異常監視タイマ、電源立上げ時に所定時間にわた
りパワーオンリセット信号を発するパワーオンリセット
手段、所定のプログラムを実行するプログラム実行手段
、プログラム実行手段が特定のアドレスにアクセスした
ことを検出するアクセス検出手段、パワーオンリセット
信号またはアクセス検出信号を受信したことによってク
リア信号を該異常監視タイマに送出するクリア信号発生
手段を含み構成される。
本発明はウォッチドッグタイマ等の異常監視タイマ制御
装置に関する。
装置に関する。
ＣＰＵ （中央処理装置）等によるプログラム制御を中
心に作動される処理装置においては、プログラムの暴走
などの異常動作発生時にこれを検出して再初期化あるい
はｙＨ表示を行うため、いわゆるウォッチドッグタイマ
（ＷＤＴ）を備えている。このウォッチドッグタイマは
処理装置が正常に作動している間はプログラムにより周
期的にクリアされるが、異字発生時にはプログラムが正
常に進行しないためこのクリア動作が行われず、従って
やがてカンウトアフプし、それにより割込みあるいはり
セント信号等の警報信号を発するように構成したもので
ある。
心に作動される処理装置においては、プログラムの暴走
などの異常動作発生時にこれを検出して再初期化あるい
はｙＨ表示を行うため、いわゆるウォッチドッグタイマ
（ＷＤＴ）を備えている。このウォッチドッグタイマは
処理装置が正常に作動している間はプログラムにより周
期的にクリアされるが、異字発生時にはプログラムが正
常に進行しないためこのクリア動作が行われず、従って
やがてカンウトアフプし、それにより割込みあるいはり
セント信号等の警報信号を発するように構成したもので
ある。
上述のような処理装置は、電源投入時には外部からプロ
グラム上手段込んだり、あるいは内部の初期化を行った
りする必要があり、この処理に長時間を要する。この；
Ｎ ８投入時は一般のプログラムは正常に処理されてお
らず、従ってウォッチドッグタイマをプログラムによっ
て周期的にクリアすることはできない。よってこの間に
ウォッチドッグタイマが作動しているとカウントアツプ
して警報信号を発する危険性があるので、この間はウォ
ッチドッグタイマを停止させておき、これら立りげ動作
が終了した後にタイマをスタートさせる必要があるが、
前述したようにこのような処理を電源投入時にプログラ
ム処理で行うことはできず。
グラム上手段込んだり、あるいは内部の初期化を行った
りする必要があり、この処理に長時間を要する。この；
Ｎ ８投入時は一般のプログラムは正常に処理されてお
らず、従ってウォッチドッグタイマをプログラムによっ
て周期的にクリアすることはできない。よってこの間に
ウォッチドッグタイマが作動しているとカウントアツプ
して警報信号を発する危険性があるので、この間はウォ
ッチドッグタイマを停止させておき、これら立りげ動作
が終了した後にタイマをスタートさせる必要があるが、
前述したようにこのような処理を電源投入時にプログラ
ム処理で行うことはできず。
これをハードウェア回路で実現する場合には回路構成が
複雑になる。
複雑になる。
また電源投入像の正常動作時においては、ウォッチドッ
グタイマはプログラム処理により周期的にクリアされて
いるため、プログラム中にタイマをクリアするためのス
テップを挿入し忘れた場合には、たとえプログラム自体
は正常に動作している場合であってもＮＨ倍信号発され
て異常時と同じ扱いがされてしまう。したがってプログ
ラム作成にあたってはタイマのクリア処理ステップの挿
入を常に息識している必要があり、プログラム作成者に
かかる負担が大きくなる。
グタイマはプログラム処理により周期的にクリアされて
いるため、プログラム中にタイマをクリアするためのス
テップを挿入し忘れた場合には、たとえプログラム自体
は正常に動作している場合であってもＮＨ倍信号発され
て異常時と同じ扱いがされてしまう。したがってプログ
ラム作成にあたってはタイマのクリア処理ステップの挿
入を常に息識している必要があり、プログラム作成者に
かかる負担が大きくなる。
したがって本発明の目的は、異常監視タイマのクリアを
プログラム上で意識的に行わなくとも。
プログラム上で意識的に行わなくとも。
異常監視タイマを電源投入時に作動停止しかつ投入後の
正常動作時には周期的にクリアすることができる異常監
視タイマ制御装置を提供することにある。
正常動作時には周期的にクリアすることができる異常監
視タイマ制御装置を提供することにある。
第１図は本発明に係る原理ブロック図である。
本発明に係る異常監視タイマ制御装置は、所定時間内に
クリア信号を受信しない場合に警報信号を発する異常監
視タイマ１１．電源立上げ時に所定時間にわたりパワー
オンリセント信号を発するパワーオンリセット手段１２
、所定のプログラムを実行するプログラム実行手段１
３．プログラム実行手段１３が特定のアドレスにアクセ
スしたことを検出するアクセス検出手段１４．および、
パワーオンリセット信号またはアクセス検出信号を受信
したことによってクリア信号を異常監視タイマ１１に送
出するクリア信号発生手段Ｉ５を含み構成される。
クリア信号を受信しない場合に警報信号を発する異常監
視タイマ１１．電源立上げ時に所定時間にわたりパワー
オンリセント信号を発するパワーオンリセット手段１２
、所定のプログラムを実行するプログラム実行手段１
３．プログラム実行手段１３が特定のアドレスにアクセ
スしたことを検出するアクセス検出手段１４．および、
パワーオンリセット信号またはアクセス検出信号を受信
したことによってクリア信号を異常監視タイマ１１に送
出するクリア信号発生手段Ｉ５を含み構成される。
電源投入時にはプログラムのローディングあるいは内部
回路の初期化等が完了するまでの間、パワーオンリセッ
ト手段１２からパワーオンリセット信号Ｐが発され、ク
リア信号発生手段１５はこのパワーオンリセット信号Ｐ
に応じてクリア信号Ｃを異常監視タイマ１１に送る。こ
れにより異常監視タイマ１１は電源投入時の所定期間は
動作停止され。
回路の初期化等が完了するまでの間、パワーオンリセッ
ト手段１２からパワーオンリセット信号Ｐが発され、ク
リア信号発生手段１５はこのパワーオンリセット信号Ｐ
に応じてクリア信号Ｃを異常監視タイマ１１に送る。こ
れにより異常監視タイマ１１は電源投入時の所定期間は
動作停止され。
警報信号Ｗを発することはない。
電源投入完了後の正常動作時にはプログラム実行手段１
３はプログラムを逐次実行していくが、このプログラム
中には処理装置の動作上、一定期間内に定期的に必ずア
クセスされる特定のアドレス（例えば入力キーボードの
状態を表示するレジスタのアドレス）が存在している。
３はプログラムを逐次実行していくが、このプログラム
中には処理装置の動作上、一定期間内に定期的に必ずア
クセスされる特定のアドレス（例えば入力キーボードの
状態を表示するレジスタのアドレス）が存在している。
アクセス検出手段１４はプログラム実行手段１３による
この特定アドレスのアクセスを検出してアクセス検出信
号Ａをクリア信号発生手段１５に送出する。したがって
アクセス検出信号Ａは一定期間内に定期的に発生するこ
ととなり、クリア信号発生手段１５はこのアクセス検出
信号Ａに応じてクリア信号Ｃを異常監視タイマ１１に送
る。よって異常監視タイマ１１は電源投入後、定期的に
クリアされることとなる。
この特定アドレスのアクセスを検出してアクセス検出信
号Ａをクリア信号発生手段１５に送出する。したがって
アクセス検出信号Ａは一定期間内に定期的に発生するこ
ととなり、クリア信号発生手段１５はこのアクセス検出
信号Ａに応じてクリア信号Ｃを異常監視タイマ１１に送
る。よって異常監視タイマ１１は電源投入後、定期的に
クリアされることとなる。
一方、プログラム実行手段１３が正常動作していない時
はアクセス検出手段１４からアクセス検出信号Ａが発せ
られないため、Ｎ常監視タイマ１１がクリアされず、よ
って８報償号Ｗが発せられることとなる。
はアクセス検出手段１４からアクセス検出信号Ａが発せ
られないため、Ｎ常監視タイマ１１がクリアされず、よ
って８報償号Ｗが発せられることとなる。
以下１図面を参照しつつ本発明の詳細な説明する。
第２図は本発明の一実施例としての異常監視タイマ制御
装置を示すブロック図である。この実施例装置は、中央
処理装置を含む蓄積プログラム方式で作動されるプログ
ラム駆動型制御装置内に設けられている。
装置を示すブロック図である。この実施例装置は、中央
処理装置を含む蓄積プログラム方式で作動されるプログ
ラム駆動型制御装置内に設けられている。
第２図において、■はウォッチドッグタイマであり、ク
リア入力端子に“０”レベルのクリア信号Ｃを受けてい
る間はクリア状態にあり、クリア信号Ｃが“１”レベル
になった時点からカウントを開始し、所定時間内に再度
クリアされない場合にはカウントアツプして警報信号Ｗ
を発するように動作する。この警報信号Ｗは中央処理装
置（ＣＰＵ）２にリセット信号あるいは割込み信号とし
て入力されたり１あるいは図示しない警報表示回路に入
力される。
リア入力端子に“０”レベルのクリア信号Ｃを受けてい
る間はクリア状態にあり、クリア信号Ｃが“１”レベル
になった時点からカウントを開始し、所定時間内に再度
クリアされない場合にはカウントアツプして警報信号Ｗ
を発するように動作する。この警報信号Ｗは中央処理装
置（ＣＰＵ）２にリセット信号あるいは割込み信号とし
て入力されたり１あるいは図示しない警報表示回路に入
力される。
中央処理装置２は正常動作時はプログラムを逐次実行し
ており、プログラムを実行するために各種回路へアクセ
スするためのアドレス信号をアドレスデコーダ３に出力
している。アドレスデコーダ３は中央処理装置２からの
アドレス信号中に特定のアドレス信号を検出した場合に
アクセス検出信号Ａを出力する。このアクセス検出信号
Ａはアクセス検出時に“０”レベルとなる信号である。
ており、プログラムを実行するために各種回路へアクセ
スするためのアドレス信号をアドレスデコーダ３に出力
している。アドレスデコーダ３は中央処理装置２からの
アドレス信号中に特定のアドレス信号を検出した場合に
アクセス検出信号Ａを出力する。このアクセス検出信号
Ａはアクセス検出時に“０”レベルとなる信号である。
またこの特定のアドレスは実行プログラム中において成
る期間内に定期的に必ずアクセスの必要が生じるアドレ
スであり９例えばプログラム駆動型制御装置が他の外部
装置（例えばキーボード）からの指示によって作動され
ている場合はその指示を受は取るため周期的にアクセス
する必要のある指示格納レジスタのアドレスなどである
。
る期間内に定期的に必ずアクセスの必要が生じるアドレ
スであり９例えばプログラム駆動型制御装置が他の外部
装置（例えばキーボード）からの指示によって作動され
ている場合はその指示を受は取るため周期的にアクセス
する必要のある指示格納レジスタのアドレスなどである
。
このアドレスデコーダ３のアクセス検出信号Ａはクリア
信号発生回路５に入力される。クリア信号発生回路５は
二つのＮＡＮＤ回路５１１．５１２からなるＲＳフリフ
ブフロソプ５１とアンド回路５２で構成されており、ア
クセス検出信号ＡはＲＳフリップフロップ５１のリセッ
ト入力端子Ｒおよびアンド回路５２の一方の入力端子に
入力される。ＲＳフリノプフロフプ５１のセント入力端
子Ｓにはパワーオンリセット回路４からパワーオンリセ
ット信号Ｐが入力されており、ＲＳフリップフロップ５
１の出力信号Ｑはアンド回路５２の他方の入力端子に入
力されている。
信号発生回路５に入力される。クリア信号発生回路５は
二つのＮＡＮＤ回路５１１．５１２からなるＲＳフリフ
ブフロソプ５１とアンド回路５２で構成されており、ア
クセス検出信号ＡはＲＳフリップフロップ５１のリセッ
ト入力端子Ｒおよびアンド回路５２の一方の入力端子に
入力される。ＲＳフリノプフロフプ５１のセント入力端
子Ｓにはパワーオンリセット回路４からパワーオンリセ
ット信号Ｐが入力されており、ＲＳフリップフロップ５
１の出力信号Ｑはアンド回路５２の他方の入力端子に入
力されている。
パワーオンリセフ）回路４は通常の中央処理装置２が必
要とするパワーオンリセット信号Ｐを発生するものであ
り、このパワーオンリセット信号Ｐは電源投入時のプロ
グラムのローディング等が完了するまでの所定期間（例
えば１００ ｍ５ｅｃ）の間“０”レベル、その所定期
間経過後は“１”レベルとなる信号である。。クリア信
号発生回路５のアンド回路５２からの出力信号はクリア
信号Ｃとしてウォッチドッグタイマ１のクリア入力端子
に人力される。
要とするパワーオンリセット信号Ｐを発生するものであ
り、このパワーオンリセット信号Ｐは電源投入時のプロ
グラムのローディング等が完了するまでの所定期間（例
えば１００ ｍ５ｅｃ）の間“０”レベル、その所定期
間経過後は“１”レベルとなる信号である。。クリア信
号発生回路５のアンド回路５２からの出力信号はクリア
信号Ｃとしてウォッチドッグタイマ１のクリア入力端子
に人力される。
この実施例装置の動作が第３図を参照しつつ以下に説明
される。第３図は第２図の実施例装置の各部の信号波形
を示したタイムチャートであり。
される。第３図は第２図の実施例装置の各部の信号波形
を示したタイムチャートであり。
（１）はパワーオンリセット信号Ｐ、 （２）はクリ
ア信号ｃ、 （３）はアクセス検出信号Ａ、 （４
）はＲＳフリップフロップ５１の出力信号Ｑをそれぞれ
示す。
ア信号ｃ、 （３）はアクセス検出信号Ａ、 （４
）はＲＳフリップフロップ５１の出力信号Ｑをそれぞれ
示す。
いま電源が投入されて装置初期化処理が行われ。
その間、パワーオンリセット信号Ｐが“０”レベルであ
るとする。この期間中は中央処理装置２は正しいアドレ
スを出力しないためアドレスデコーダ３からのアクセス
検出信号Ａは“１”レベルになっている。この結果、Ｒ
Ｓフリップフロップ５１の出力信号Ｑは“０”レベルと
なり、アンド回路５２から出力されるクリア信号Ｃもこ
の期間中“０”レベルを保持し、よってウォッチドッグ
タイマ１はこの期間中、クリア状態であって動作しない
。
るとする。この期間中は中央処理装置２は正しいアドレ
スを出力しないためアドレスデコーダ３からのアクセス
検出信号Ａは“１”レベルになっている。この結果、Ｒ
Ｓフリップフロップ５１の出力信号Ｑは“０”レベルと
なり、アンド回路５２から出力されるクリア信号Ｃもこ
の期間中“０”レベルを保持し、よってウォッチドッグ
タイマ１はこの期間中、クリア状態であって動作しない
。
この後、中央処理装置２の初期化が終了し、パワーオン
リセット回路４のパワーオンリセット信号Ｐ７！ｌ＜１
”レベルとなる。これにより中央処理装置２は正常動作
を開始してプログラムを逐次実行し各種回路への７ドレ
スアクセスを行う。ここで特定アドレスへのアクセスが
生じるとアドレスデコーダ３はこれを検出し、アクセス
検出信号Ａを“１”レベルから“０”レベルに転じる。
リセット回路４のパワーオンリセット信号Ｐ７！ｌ＜１
”レベルとなる。これにより中央処理装置２は正常動作
を開始してプログラムを逐次実行し各種回路への７ドレ
スアクセスを行う。ここで特定アドレスへのアクセスが
生じるとアドレスデコーダ３はこれを検出し、アクセス
検出信号Ａを“１”レベルから“０”レベルに転じる。
これによりクリア信号発生回路５のＲＳフリップフロッ
プ５１はリセットされて出力信号Ｑが“１”レベルにな
り、アクセス検出信号Ａはアンド回路５２を介してウォ
ッチドッグタイマ１にクリア信号Ｃとして与えられる。
プ５１はリセットされて出力信号Ｑが“１”レベルにな
り、アクセス検出信号Ａはアンド回路５２を介してウォ
ッチドッグタイマ１にクリア信号Ｃとして与えられる。
このアクセス検出信号Ａがやがて“１”レベルに立ち上
がると、クリア信号Ｃも“１”に立ち上がり、それによ
りウォッチドッグタイマ１はタイマ動作を開始する。そ
してこの後。
がると、クリア信号Ｃも“１”に立ち上がり、それによ
りウォッチドッグタイマ１はタイマ動作を開始する。そ
してこの後。
中央処理装置２が正字動作を続けている間はアクセス検
出信号Ａが周期的に“０”となるのでクリア信号Ｃも周
期的に“０”となり、ウォッチドッグタイマ１は周期的
にクリアされる。
出信号Ａが周期的に“０”となるのでクリア信号Ｃも周
期的に“０”となり、ウォッチドッグタイマ１は周期的
にクリアされる。
中央処理装置２にプログラムの暴走等の異常が生じて特
定アドレスをアクセスしなくなると、アクセス検出信号
Ａは継続的に“０”とならなくなり、よってウォッチド
ッグタイマ１はカウント動作を続け１ある時間経過後に
カウントアツプして警報信号Ｗを発する。
定アドレスをアクセスしなくなると、アクセス検出信号
Ａは継続的に“０”とならなくなり、よってウォッチド
ッグタイマ１はカウント動作を続け１ある時間経過後に
カウントアツプして警報信号Ｗを発する。
本発明の実施にあたっては種々の変形形態が可能である
。例えば上述の実施例ではウォッチドッグタイマ、アド
レスデコーダ、クリア信号発生回路等をハードウェア回
路で実現するものとして述べたが、勿論これらの回路自
体を中央処理装置によるプログラム処理で実現すること
も可能である。
。例えば上述の実施例ではウォッチドッグタイマ、アド
レスデコーダ、クリア信号発生回路等をハードウェア回
路で実現するものとして述べたが、勿論これらの回路自
体を中央処理装置によるプログラム処理で実現すること
も可能である。
本発明によれば、異常監視タイマのクリアをプログラム
上で意識的に行わなくとも、異常監視タイマを電源投入
時の初期化終了までは作動停止し。
上で意識的に行わなくとも、異常監視タイマを電源投入
時の初期化終了までは作動停止し。
初期化終了後の正常動作時には周期的にクリアすること
ができる。
ができる。
第１図は本発明にかかる原理ブロック図、。
第２図は本発明の一実施例としての異常監視タイマ制御
装置を示すブロック図、および。 第３図は実施例装置の各部信号波形を示すタイムチャー
トである。 図において。 １−・ウォッチドッグタイマ ２−中央処理装置 ３−アドレスデコーダ ４−パワーオンリセット回路 ５−クリア信号発生回路 １１−異常監視タイマ １２−パワーオンリセット手段 １３−・−プログラム実行手段。 １４−アクセス検出手段。 １５− クリア信号発生手段
装置を示すブロック図、および。 第３図は実施例装置の各部信号波形を示すタイムチャー
トである。 図において。 １−・ウォッチドッグタイマ ２−中央処理装置 ３−アドレスデコーダ ４−パワーオンリセット回路 ５−クリア信号発生回路 １１−異常監視タイマ １２−パワーオンリセット手段 １３−・−プログラム実行手段。 １４−アクセス検出手段。 １５− クリア信号発生手段
Claims (1)
- 【特許請求の範囲】 所定時間内にクリア信号を受信しない場合に警報信号を
発する異常監視タイマ（１１）、電源立上げ時に所定時
間にわたりパワーオンリセント信号を発するパワーオン
リセット手段（１２）、所定のプログラムを実行するプ
ログラム実行手段（１３）、 該プログラム実行手段（１３）が特定のアドレスにアク
セスしたことを検出するアクセス検出手段（１４）、お
よび、 該パワーオンリセット信号またはアクセス検出信号を受
信したことによってクリア信号を該異常監視タイマ（１
１）に送出するクリア信号発生手段（１５）、 を具備してなる異常監視タイマ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066219A JPH01237852A (ja) | 1988-03-18 | 1988-03-18 | 異常監視タイマ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066219A JPH01237852A (ja) | 1988-03-18 | 1988-03-18 | 異常監視タイマ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01237852A true JPH01237852A (ja) | 1989-09-22 |
Family
ID=13309501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066219A Pending JPH01237852A (ja) | 1988-03-18 | 1988-03-18 | 異常監視タイマ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01237852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010026623A (ja) * | 2008-07-16 | 2010-02-04 | Honda Motor Co Ltd | ネットワークシステムの書き換え装置 |
-
1988
- 1988-03-18 JP JP63066219A patent/JPH01237852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010026623A (ja) * | 2008-07-16 | 2010-02-04 | Honda Motor Co Ltd | ネットワークシステムの書き換え装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717851A (en) | Breakpoint detection circuit in a data processor and method therefor | |
| CA2062771C (en) | Information processing system emulation apparatus and method | |
| US8069309B1 (en) | Servicing memory in response to system failure | |
| US6584573B1 (en) | Placing a computer system into a sleeping state | |
| US6321289B1 (en) | Apparatus for automatically notifying operating system level applications of the occurrence of system management events | |
| US6463492B1 (en) | Technique to automatically notify an operating system level application of a system management event | |
| JPH01237852A (ja) | 異常監視タイマ制御装置 | |
| JPH11259340A (ja) | コンピュータの再起動制御回路 | |
| US7111157B1 (en) | Spurious input detection for firmware | |
| US5931930A (en) | Processor that indicates system bus ownership in an upgradable multiprocessor computer system | |
| JPH08171504A (ja) | エミュレ−ション装置 | |
| KR930013949A (ko) | 정보처리장치 | |
| JPS6158054A (ja) | プログラムの暴走検出方式 | |
| JPH09179748A (ja) | データ処理装置 | |
| JPH0635757A (ja) | Ｃｐｕの異常検出装置 | |
| JPH04148430A (ja) | エミュレータにおけるタイムアウト制御方式 | |
| JPS63138437A (ja) | プログラム制御システム | |
| JPS5983201A (ja) | 瞬断処理方式 | |
| JPS6118045A (ja) | プログラムの暴走検出方式 | |
| JP2870083B2 (ja) | ウオッチドッグタイマ内蔵マイクロコンピュータ | |
| JPH02113345A (ja) | 擬障発生方式 | |
| JPH03266110A (ja) | コンピュータのリセット装置 | |
| JPH0444132A (ja) | 暴走検知回路及び暴走検知方式 | |
| JPH0149975B2 (ja) | ||
| JPH08179971A (ja) | 演算処理装置の異常検出装置 |