JPH01237852A - 異常監視タイマ制御装置 - Google Patents

異常監視タイマ制御装置

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Publication number
JPH01237852A
JPH01237852A JP63066219A JP6621988A JPH01237852A JP H01237852 A JPH01237852 A JP H01237852A JP 63066219 A JP63066219 A JP 63066219A JP 6621988 A JP6621988 A JP 6621988A JP H01237852 A JPH01237852 A JP H01237852A
Authority
JP
Japan
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signal
abnormality monitoring
monitoring timer
power
program
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63066219A
Other languages
English (en)
Inventor
Takashi Ito
隆 伊藤
Yuji Nagano
裕二 永野
Kiichi Matsuda
松田 喜一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPH01237852A publication Critical patent/JPH01237852A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ウォッチドッグタイマ等の異常監視タイマ制御装置に関
し。
界雷監視タイマのクリアをプログラム上で意識的に行わ
な(とも異常監視タイマを電源投入時に作動停止しかつ
投入後の正常動作時には周期的にクリアすることを目的
とし。
所定時間内にクリア信号を受信しない場合に警報信号を
発する異常監視タイマ、電源立上げ時に所定時間にわた
りパワーオンリセット信号を発するパワーオンリセット
手段、所定のプログラムを実行するプログラム実行手段
、プログラム実行手段が特定のアドレスにアクセスした
ことを検出するアクセス検出手段、パワーオンリセット
信号またはアクセス検出信号を受信したことによってク
リア信号を該異常監視タイマに送出するクリア信号発生
手段を含み構成される。
〔卒業上の利用分野〕
本発明はウォッチドッグタイマ等の異常監視タイマ制御
装置に関する。
〔従来の技術〕
CPU (中央処理装置)等によるプログラム制御を中
心に作動される処理装置においては、プログラムの暴走
などの異常動作発生時にこれを検出して再初期化あるい
はyH表示を行うため、いわゆるウォッチドッグタイマ
(WDT)を備えている。このウォッチドッグタイマは
処理装置が正常に作動している間はプログラムにより周
期的にクリアされるが、異字発生時にはプログラムが正
常に進行しないためこのクリア動作が行われず、従って
やがてカンウトアフプし、それにより割込みあるいはり
セント信号等の警報信号を発するように構成したもので
ある。
〔発明が解決しようとする課題〕
上述のような処理装置は、電源投入時には外部からプロ
グラム上手段込んだり、あるいは内部の初期化を行った
りする必要があり、この処理に長時間を要する。この;
N 8投入時は一般のプログラムは正常に処理されてお
らず、従ってウォッチドッグタイマをプログラムによっ
て周期的にクリアすることはできない。よってこの間に
ウォッチドッグタイマが作動しているとカウントアツプ
して警報信号を発する危険性があるので、この間はウォ
ッチドッグタイマを停止させておき、これら立りげ動作
が終了した後にタイマをスタートさせる必要があるが、
前述したようにこのような処理を電源投入時にプログラ
ム処理で行うことはできず。
これをハードウェア回路で実現する場合には回路構成が
複雑になる。
また電源投入像の正常動作時においては、ウォッチドッ
グタイマはプログラム処理により周期的にクリアされて
いるため、プログラム中にタイマをクリアするためのス
テップを挿入し忘れた場合には、たとえプログラム自体
は正常に動作している場合であってもNH倍信号発され
て異常時と同じ扱いがされてしまう。したがってプログ
ラム作成にあたってはタイマのクリア処理ステップの挿
入を常に息識している必要があり、プログラム作成者に
かかる負担が大きくなる。
したがって本発明の目的は、異常監視タイマのクリアを
プログラム上で意識的に行わなくとも。
異常監視タイマを電源投入時に作動停止しかつ投入後の
正常動作時には周期的にクリアすることができる異常監
視タイマ制御装置を提供することにある。
〔課題を解決する手段〕
第1図は本発明に係る原理ブロック図である。
本発明に係る異常監視タイマ制御装置は、所定時間内に
クリア信号を受信しない場合に警報信号を発する異常監
視タイマ11.電源立上げ時に所定時間にわたりパワー
オンリセント信号を発するパワーオンリセット手段12
 、所定のプログラムを実行するプログラム実行手段1
3.プログラム実行手段13が特定のアドレスにアクセ
スしたことを検出するアクセス検出手段14.および、
パワーオンリセット信号またはアクセス検出信号を受信
したことによってクリア信号を異常監視タイマ11に送
出するクリア信号発生手段I5を含み構成される。
〔作用〕
電源投入時にはプログラムのローディングあるいは内部
回路の初期化等が完了するまでの間、パワーオンリセッ
ト手段12からパワーオンリセット信号Pが発され、ク
リア信号発生手段15はこのパワーオンリセット信号P
に応じてクリア信号Cを異常監視タイマ11に送る。こ
れにより異常監視タイマ11は電源投入時の所定期間は
動作停止され。
警報信号Wを発することはない。
電源投入完了後の正常動作時にはプログラム実行手段1
3はプログラムを逐次実行していくが、このプログラム
中には処理装置の動作上、一定期間内に定期的に必ずア
クセスされる特定のアドレス(例えば入力キーボードの
状態を表示するレジスタのアドレス)が存在している。
アクセス検出手段14はプログラム実行手段13による
この特定アドレスのアクセスを検出してアクセス検出信
号Aをクリア信号発生手段15に送出する。したがって
アクセス検出信号Aは一定期間内に定期的に発生するこ
ととなり、クリア信号発生手段15はこのアクセス検出
信号Aに応じてクリア信号Cを異常監視タイマ11に送
る。よって異常監視タイマ11は電源投入後、定期的に
クリアされることとなる。
一方、プログラム実行手段13が正常動作していない時
はアクセス検出手段14からアクセス検出信号Aが発せ
られないため、N常監視タイマ11がクリアされず、よ
って8報償号Wが発せられることとなる。
〔実施例〕
以下1図面を参照しつつ本発明の詳細な説明する。
第2図は本発明の一実施例としての異常監視タイマ制御
装置を示すブロック図である。この実施例装置は、中央
処理装置を含む蓄積プログラム方式で作動されるプログ
ラム駆動型制御装置内に設けられている。
第2図において、■はウォッチドッグタイマであり、ク
リア入力端子に“0”レベルのクリア信号Cを受けてい
る間はクリア状態にあり、クリア信号Cが“1”レベル
になった時点からカウントを開始し、所定時間内に再度
クリアされない場合にはカウントアツプして警報信号W
を発するように動作する。この警報信号Wは中央処理装
置(CPU)2にリセット信号あるいは割込み信号とし
て入力されたり1あるいは図示しない警報表示回路に入
力される。
中央処理装置2は正常動作時はプログラムを逐次実行し
ており、プログラムを実行するために各種回路へアクセ
スするためのアドレス信号をアドレスデコーダ3に出力
している。アドレスデコーダ3は中央処理装置2からの
アドレス信号中に特定のアドレス信号を検出した場合に
アクセス検出信号Aを出力する。このアクセス検出信号
Aはアクセス検出時に“0”レベルとなる信号である。
またこの特定のアドレスは実行プログラム中において成
る期間内に定期的に必ずアクセスの必要が生じるアドレ
スであり9例えばプログラム駆動型制御装置が他の外部
装置(例えばキーボード)からの指示によって作動され
ている場合はその指示を受は取るため周期的にアクセス
する必要のある指示格納レジスタのアドレスなどである
このアドレスデコーダ3のアクセス検出信号Aはクリア
信号発生回路5に入力される。クリア信号発生回路5は
二つのNAND回路511.512からなるRSフリフ
ブフロソプ51とアンド回路52で構成されており、ア
クセス検出信号AはRSフリップフロップ51のリセッ
ト入力端子Rおよびアンド回路52の一方の入力端子に
入力される。RSフリノプフロフプ51のセント入力端
子Sにはパワーオンリセット回路4からパワーオンリセ
ット信号Pが入力されており、RSフリップフロップ5
1の出力信号Qはアンド回路52の他方の入力端子に入
力されている。
パワーオンリセフ)回路4は通常の中央処理装置2が必
要とするパワーオンリセット信号Pを発生するものであ
り、このパワーオンリセット信号Pは電源投入時のプロ
グラムのローディング等が完了するまでの所定期間(例
えば100 m5ec)の間“0”レベル、その所定期
間経過後は“1”レベルとなる信号である。。クリア信
号発生回路5のアンド回路52からの出力信号はクリア
信号Cとしてウォッチドッグタイマ1のクリア入力端子
に人力される。
この実施例装置の動作が第3図を参照しつつ以下に説明
される。第3図は第2図の実施例装置の各部の信号波形
を示したタイムチャートであり。
(1)はパワーオンリセット信号P、  (2)はクリ
ア信号c、  (3)はアクセス検出信号A、  (4
)はRSフリップフロップ51の出力信号Qをそれぞれ
示す。
いま電源が投入されて装置初期化処理が行われ。
その間、パワーオンリセット信号Pが“0”レベルであ
るとする。この期間中は中央処理装置2は正しいアドレ
スを出力しないためアドレスデコーダ3からのアクセス
検出信号Aは“1”レベルになっている。この結果、R
Sフリップフロップ51の出力信号Qは“0”レベルと
なり、アンド回路52から出力されるクリア信号Cもこ
の期間中“0”レベルを保持し、よってウォッチドッグ
タイマ1はこの期間中、クリア状態であって動作しない
この後、中央処理装置2の初期化が終了し、パワーオン
リセット回路4のパワーオンリセット信号P7!l<1
”レベルとなる。これにより中央処理装置2は正常動作
を開始してプログラムを逐次実行し各種回路への7ドレ
スアクセスを行う。ここで特定アドレスへのアクセスが
生じるとアドレスデコーダ3はこれを検出し、アクセス
検出信号Aを“1”レベルから“0”レベルに転じる。
これによりクリア信号発生回路5のRSフリップフロッ
プ51はリセットされて出力信号Qが“1”レベルにな
り、アクセス検出信号Aはアンド回路52を介してウォ
ッチドッグタイマ1にクリア信号Cとして与えられる。
このアクセス検出信号Aがやがて“1”レベルに立ち上
がると、クリア信号Cも“1”に立ち上がり、それによ
りウォッチドッグタイマ1はタイマ動作を開始する。そ
してこの後。
中央処理装置2が正字動作を続けている間はアクセス検
出信号Aが周期的に“0”となるのでクリア信号Cも周
期的に“0”となり、ウォッチドッグタイマ1は周期的
にクリアされる。
中央処理装置2にプログラムの暴走等の異常が生じて特
定アドレスをアクセスしなくなると、アクセス検出信号
Aは継続的に“0”とならなくなり、よってウォッチド
ッグタイマ1はカウント動作を続け1ある時間経過後に
カウントアツプして警報信号Wを発する。
本発明の実施にあたっては種々の変形形態が可能である
。例えば上述の実施例ではウォッチドッグタイマ、アド
レスデコーダ、クリア信号発生回路等をハードウェア回
路で実現するものとして述べたが、勿論これらの回路自
体を中央処理装置によるプログラム処理で実現すること
も可能である。
〔発明の効果〕
本発明によれば、異常監視タイマのクリアをプログラム
上で意識的に行わなくとも、異常監視タイマを電源投入
時の初期化終了までは作動停止し。
初期化終了後の正常動作時には周期的にクリアすること
ができる。
【図面の簡単な説明】
第1図は本発明にかかる原理ブロック図、。 第2図は本発明の一実施例としての異常監視タイマ制御
装置を示すブロック図、および。 第3図は実施例装置の各部信号波形を示すタイムチャー
トである。 図において。 1−・ウォッチドッグタイマ 2−中央処理装置 3−アドレスデコーダ 4−パワーオンリセット回路 5−クリア信号発生回路 11−異常監視タイマ 12−パワーオンリセット手段 13−・−プログラム実行手段。 14−アクセス検出手段。 15− クリア信号発生手段

Claims (1)

  1. 【特許請求の範囲】 所定時間内にクリア信号を受信しない場合に警報信号を
    発する異常監視タイマ(11)、電源立上げ時に所定時
    間にわたりパワーオンリセント信号を発するパワーオン
    リセット手段(12)、所定のプログラムを実行するプ
    ログラム実行手段(13)、 該プログラム実行手段(13)が特定のアドレスにアク
    セスしたことを検出するアクセス検出手段(14)、お
    よび、 該パワーオンリセット信号またはアクセス検出信号を受
    信したことによってクリア信号を該異常監視タイマ(1
    1)に送出するクリア信号発生手段(15)、 を具備してなる異常監視タイマ制御装置。
JP63066219A 1988-03-18 1988-03-18 異常監視タイマ制御装置 Pending JPH01237852A (ja)

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JP63066219A JPH01237852A (ja) 1988-03-18 1988-03-18 異常監視タイマ制御装置

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JP63066219A JPH01237852A (ja) 1988-03-18 1988-03-18 異常監視タイマ制御装置

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JPH01237852A true JPH01237852A (ja) 1989-09-22

Family

ID=13309501

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JP63066219A Pending JPH01237852A (ja) 1988-03-18 1988-03-18 異常監視タイマ制御装置

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JP (1) JPH01237852A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010026623A (ja) * 2008-07-16 2010-02-04 Honda Motor Co Ltd ネットワークシステムの書き換え装置

Cited By (1)

* Cited by examiner, † Cited by third party
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JP2010026623A (ja) * 2008-07-16 2010-02-04 Honda Motor Co Ltd ネットワークシステムの書き換え装置

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