JPS63138437A - プログラム制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータを用いて各種機器の動作を制御
するシステムに関し、特に詳細には異常発生時の中央処
理装置の停止によって被制御機器が異常動作したり、あ
るいは破壊することを防止できるようにしたプログラム
制御システムに関するものである。

（従来の技術） 従来より、コンピュータ（いわゆるマイクロプロセッサ
も含む）を用い、所定のプログラムに基づいて各種機器
の動作を制御するシステムが広く実用に供されている。

この種のプログラム制御システムにおいて、プログラム
の暴走により中央処理装置（以下、ＣＰＵと称する）か
ら被制御機器に実行不可能な命令が出されたとき、ある
いは被制ｎ機器に異常が有ったとき等には、該被Ｉ！１
１Ｊ御機器からＣＰＵに、命令を受は取ったことを示す
応答信号が返って来なくなる。従来のシステムにおいて
は、このように応答信号が返って来ない場合は、そのま
まＣＰＵの動作を停止させるようにしていた。

（発明が解決しようとする問題点） しかし上記のようにＣＰＬＪの動作を完全に停止さゼる
と、動作中の被制ａ機器が異常動作したり、Ｒ悪の場合
は破壊に至ることもある。

本発明は、上記の問題を解決することができるプログラ
ム制御システムを提供することを目的とするものである
。

（問題点を解決するための手段） 本発明のプログラム制御システムは、前述したようなプ
ログラム制御システムにおいて、システム作動中、ＣＰ
Ｕからプログラムメモリおよび制御レジスタ等に対して
なされる外部アクセスの間の時間を測定し、この時間が
所定時間を超えたときにＣＰＵに再起動命令を送る異常
検出回路と、 この異常検出回路の出力を受けて、上記再起動命令が発
せられたことを記憶し、中央処３！Ｉ！＠置によってこ
の記憶内容を読み一出される記憶手段とを設けたことを
特徴とするものである。

（作　　用） ＣＰＵが正常に動作している間、該ＣＰＵは断えず周期
的にプログラムメモリあるいは制御レジスタ等に対して
外部アクセスを行なっている。したがってこの外部アク
セスが、ある時間以上経つてもなされないときは、ＣＰ
Ｕが停止しているのであり、この際上記異核出回路から
ＣＰＵに再起動命令を与えれば、ＣＰＵが長時間停止し
続けることがなくなる。そしてこの再起動命令ガなされ
たことを上記記憶手段に記憶させ、再起動したＣＰＵに
よってその記憶内容が読み出されるようにしておけば、
ｃｐｕはこの再起動が通常の電源投入によってではなく
、システム異常に基づいてなされたものであることをＩ
Ｉできる。したがって、ＣＰＵがこのことを認識した際
には所定のプログラムに基づいて、被制御ｌ１機器を停
止させたり、あるいは異常原因解析を行なうようにして
おけば、被制御１機器が異常動作したり破壊してしまう
ことを防止できる。

（実　施　例） 以下、図面に示す実施例に塁づいτ本発明の詳細な説明
する。

第１図は本発明の一実施例によるプログラム制御システ
ムを示している。このシステムは例えばマイクロプロセ
ッサ等から構成され、ＣＰ　Ｌｌ　１０と、このＣＰ　
Ｕ　１０に所定のクロック信＠Ｓ１１を供給するクロッ
ク発生回路１２と、ＣＰ　Ｕ　１０に接続されたプログ
ラムメモリ１３と、アドレスデコード回路１４とから構
成されている。またＣ　Ｐ　Ｕ　１０にはインターフェ
イス１５を介して被制ａｎ器１６が接続されており、こ
の被制御機器１６の動作は、プログラムメモリ１３に記
憶されている所定のプログラムに基づいて、該ｃｐｕｉ
ｏによりプログラム制御される。

このプログラム制御は、従来より確立されている一般的
な手法によってなされるものであり、その具体的な内容
は本発明と特に関係が無いので説明を省く。

ｃ　ｐ　ｕ　ｉｏから制御信号Ｓ１、アドレス信号Ｓ２
を受けるアドレスデコード回路１４は、メモリアドレス
をアクセスするプログラムメモリアクセス信Ｐ、Ｓ３を
所定の周期で出力し、このプログラムメモリアクセス信
号Ｓ３によってプログラムメモリ１３がアクセスされ、
アクセスされたアドレスに記憶されているデータがデー
タ線１７を介してＣＰＵ１０に取り込まれる。ｃ　ｐ　
ｕ　ｉｏはこうしてプログラムメモリ１３から読み出し
たデータに基づいて上記のプログラム制御を実行する。

上記プログラムメモリアクセス信号Ｓ３は異常検出回路
１８にも入力されるようになっており、該異常検出回路
１８はこのプログラムメモリアクセス信Ｆ４８３を利用
して、ＣＰＵ１０の停止を検出する。

以下、この異常検出回路１８の構成を詳しく示す第２図
と、その内部の信号波形を示す第３図とを参照して、異
常検出回路１８の動作を説明する。第２図に示されるよ
うに異常検出回路１８は、前述のクロック信号Ｓ１１を
分周して互いに異なった周波数のスキュー補償り０ツク
Ｓ４および検出信号パルス幅規定クロックＳ５を出力す
る分周器２０と、上記クロック信号８１１を計数するカ
ウンタ２１と、該カウンタ２１が後述のようにして出力
する異常検出信＠Ｓ６をＮＯＴ回路２２を介してＳＥＴ
端子に受けるとともに前述の検出信号パルス幅規定クロ
ックＳ５をＣＬＯＣＫ端子に受ける第１７リツプフロツ
プ２３と、この第１７リツプフロツプ２３のＱ出力をＤ
ＡＴＡ端子に受けるとともに前述のスキュー補償クロッ
クＳ４をＣＬＯＣＫ端子に受ける第２フリツプ７０ツブ
２４と、このフリップ７０ツブ２４と上記第１フリツプ
７０ツブ２３の各Ｑ出力を受けるＡＮＤ回路２５と、同
様に上記各Ｑ出力を受けるＯＲ回路２６と、上記ＡＮＤ
＠Ｕ銘２５の出力Ｓ７と電源投入時に入力される外部入
カリセット信＠Ｓ８とを受けるＯＲ回路２７と、このＯ
Ｒ回路２７の出力を反転させるＮＯＴ回路２８と、この
ＮＯＴ回路２８の出力Ｓ９と上記ＯＲ回路２６の出力８
１０とを受ける負論理入力ＮＡＮＤ回路２９と、上記Ｎ
ＯＴ回路２８の出力Ｓ９と前述のプログラムメモリアク
セス信号Ｓ３とを受ける負論理入力ＯＲ回路３０とから
なる。カウンタ２１はクロック信号３１１を計数し続け
るが、上記負論理入力ＯＲ回路３０の出力８１２によっ
てリセットされるようになっている。したがって第３図
（１）のＡ部に示すように、ＣＰ　Ｕ　１０が正常に動
作していてプログラムメモリアクセス信号Ｓ３が所定の
周期で出力されていれば、カウンタ２１は計数、リセッ
トを繰り返す。しかし第３図（１）の８部に示すように
、所定時間経ってもプログラムメモリアクセス信号Ｓ３
がｃ　ｐ　ｕ　ｉｏから出力されないときは（前述の通
り、これはｃ　ｐ　ｕ　ｉｏが停止している場合である
）、負論理入力ＯＲ回路３０に該信すＳ３が入力されな
いから、第３図（４）に示すようにカウンタ２１による
クロック信号８１１の計数値がいつまでも増え続ける。

カウンタ２１は、この計数値が所定値１１１に達した時
点（第３図（４）の０点）で、第３図（５）に示すよう
に異常検出信号Ｓ６を発する。この異常検出信号Ｓ６が
発せられることにより、第３図（６）に示すように第１
フリツプ７０ツブ２３がセットされ、またこの第１フリ
ツプフロツプ２３のＱ出力をＤＡＴＡ端子で受ける第２
フリツプフロツプ２４は、該Ｑ出力が入力された後にス
キュー補償クロックＳ４が立ち上がるとセットされる（
第３図（７）参照）。

以上のようにしてセットされた第１フリツプフロツプ２
３はその後検出信号パルス幅規定りＯツクＳ５が入力さ
れるとリセットされ、−力筒２７リツプフロツプ２４は
セット後にスキュー補償クロックＳ４が入力されるとリ
セットされる。ＡＮＤ回路２５からは、上記第１フリツ
プフロツプ２３およびフリップフロップ２４の双方のＱ
出力がｒＨＪレベルのとき、つまり両フリップフＯツブ
２３．２４がともにセットされている間、異常リセット
信号Ｓ７が出力される（第３図（８）参照）。この異常
リセット信号Ｓ７が立ち上がると、負論理入力ＯＲ回路
３０からカウンタ２１にリセット信号としての出力８１
２が送られ、該カウンタ２１はリセットされる（第３図
（８）、（４）、（５）参照）。また上記異常リセット
信号Ｓ７が立ち上がったときＮＯＴ回路２８の出力Ｓ９
は「Ｌ」レベルとなり、ＣＰＵリセット信号としてｃ　
ｐ　ｕ　ｉｏに送られる。これでＣＰ　ＬＪ　１０１よ
リセット状態に設定され、次に異常リセット信号Ｓ７が
「Ｌ」レベルとなるとリセット状態が解除されて、再起
動する。

一力筒１７リツプフロツプ２３とフリップ７０ツブ２４
のＱ出力の少なくともいずれか一方が「Ｈ」レベルにな
っているとき、つまり両フリップフロップ２３．２４の
少なくともいずれか一方がセットされている間、ＯＲ回
路２６の出力８１０はｒＨＪレベルとなり（第３図（９
）参照）、このｒＨＪレベル出力Ｓ１０は、異常検出ス
テータス信号として第１図図示のステータスレジスタ３
１に送られ、そこに記憶される。またこのｒＨＪレベル
の異常検出ステータス信号８１０が出力されている間、
負論理ＡＮＤ回路２９の出力も「Ｈ」レベルとなり、こ
の「Ｈ」レベル信号はＣＰ　Ｕ　１０以外の機器をリセ
ットするリセット信号８１３として上記ステータスレジ
スタ３１に送られ、そこに記憶される。

以上述べたように、ＣＰＵリセッセッＱＳ９がＣＰ　Ｌ
ｌ　１０に送られてｃ　ｐ　ｕ　ｉｏがリセットされ、
次いで再起動するが、この再起動時ＣＰ　Ｕ　１０は第
１図図示のようにアドレスデコード回路１４から出力さ
れるステータスレジスタ読取信号８１４に基づいて、デ
ータ線３２を介してステータスレジスタ３１の記憶内容
を読み出す。１ｌｆｌ述したようにＣＰ　Ｕ　１０は、
第３図（８）の異常リセット信号Ｓ７がｒＬＪレベルに
落ちた時点でリセット解除されて再起動するが、この第
３図（８）と（９）とから明らかなように、異常検出ス
テータス信＠Ｓ１０は異常リセット信号Ｓ７よりも遅い
時点まで出力されているので、ｃ　ｐ　ｕ　ｉ。

が再起動してステータスレジスタ３１の記憶内容を読み
出したとき、異常検出ステータス信号８１０が読み出さ
れつる。またこの異常検出ステータス信号８１０と同じ
タイミングでｒＨＪレベルとなるリセット信号８１３も
、上記ステータスレジスタ３１から読み出されうる。

電源投入時にはＯＲ回路２７に外部入力リセット信号＄
８が入力されるので、上記異常リセット信号Ｓ７がＯＲ
回路２７に入力された時と同様に異常リセット信号Ｓ７
がｃ　ｐ　ｕ　ｉｏに送られ、ＣＰ　Ｕ　１０が起動す
る。しかしこの場合は、ＣＰｔＪｌｏが起動してステー
タスレジスタ３１の記憶内容をチェックしても、異常検
出ステータス信号Ｓ１０が読み出されないので、ＣＰＵ
１０は電源投入による起動と認識して通常の処理を実行
する。

一方上記の再起動時には異常検出ステータス信号３１Ｇ
が読み出されるので、ＣＰＬｌｌｏは異常による再起動
であると認識して、実行中であったプログラムの保護、
異常発生の表示、あるいは異常原因の解析等の処理を実
行する。このような処理のプログラムは、適宜メモリに
記憶させておけばよい。また、この際ＣＰ　ｕ　１０は
、ステータスレジスタ３１から異常検出ステータス信号
８１０とともにリセット信号８１３を読み出し、ＣＰ　
Ｌｌ　１０以外の被制御］機器１６等をリセットさせる
。

（発明の効果） 以上詳細に説明した通り本発明のプログラム制御システ
ムにおいては、ｃｐｕｓ停止した際に、ＣＰＵの動作を
停止させたままにしないで、その停止を検出してＣＰＵ
を再起動させることにより、異常に対処する表示、プロ
グラム保護、被制御ｌＩＳ器のリセット等の処理を実行
可能となる。したがって本システムによれば、異常発生
時に被制御機器の暴走や破壊を防止でき、システムの信
頼性が大いに高められる。

【図面の簡単な説明】

第１図は本発明の一実施例によるプログラム制御システ
ムを示すブロック図、 第２図は第１図のシステムの一部を詳しく示す回銘図、 第３図は第２図の回路中における信号の波形を示す波形
図である。 １０・・・ＣＰ　Ｕ　　　　　１３・・・プログラムメ
モリ１４・・・アドレスデコード回路 １６・・・被制御機器　　１８・・・異常検出回路３１
・・・ステータスレジスタ Ｓ３・・・プログラムメモリアクセス信号Ｓ４・・・ス
キュー補償クロック Ｓ５・・・検出信号パルス幅規定りＯツクＳ６・・・異
常検出信号　Ｓ７・・・異常リセット信号Ｓ９・・・Ｃ
ＰＵリセット信号 Ｓ１０・・・異常検出ステータス信号 ８１３・・・ＣＰＵ以外のリセット信号（自　発）手続
ネｍ正書 特許庁長官　殿　　　　　　　　　　　　昭和６２年１
月８日特願昭６１−２８５４０５号 ２、ｆｌ明の名称 プログラム制御システム ３、補正をする者 事件との関係　　　　　特許出願人 任　所　　　神奈川県南足柄市中沼２１０番地名　称　
　　　富士写真フィルム株式会社４、代理人 〒１６０東京都港区六本木５−２−１ ６、補正により増加する発明の数　　　な　　し７、補
正の対象　　　図　面

Claims (1)

1. 【特許請求の範囲】 コンピュータを用い、所定のプログラムに基づいて被制
   御機器の動作を制御するプログラム制御システムにおい
   て、 システム作動中、中央処理装置からプログラムメモリお
   よび制御レジスタ等に対してなされる外部アクセスの間
   の時間を測定し、この時間が所定時間を超えたときに前
   記中央処理装置に再起動命令を送る異常検出回路と、 この異常検出回路の出力を受けて、前記再起動命令が発
   せられたことを記憶し、前記中央処理装置によつてこの
   記憶内容を読み出される記憶手段とが設けられたことを
   特徴とするプログラム制御システム。