JPS63229697A

JPS63229697A - デ−タ書込制御方式

Info

Publication number: JPS63229697A
Application number: JP62063197A
Authority: JP
Inventors: Juichi Nonaka; 野中　寿一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-18
Filing date: 1987-03-18
Publication date: 1988-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、２２ＦＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌ
ｙＥ　ｒａｓａｂｌｅ　＆　Ｐｒｏｇｒａｍｍａｂｌｅ
　ＲＯＭ　＞へのデータ書込を的確に行うことの可能な
データ書込制御方式に関するものである。

（従来の技術）近年、Ｅ２ＦＲＯＭはバッテリバックアップしなくとも
記憶内容が消去されることなく、かつ、ＲＡＭと同様の
Ｎ５Ｍ条件でデータロ換えが可能でおるという特性を有
することから、各種電子機器にて用いられている。しか
し、Ｅ２ＦＲＯＭは、常態においてＲＯＭとして用いら
れるので必って、その記憶内容は頻繁に書換えられるも
のではなく、通常、データの誤書込防止機能が付加され
て使用される。

このようなデータ誤書込防止の従来手法として、以下の
如きものが知られている。（１）メモリチップ本体に当
該機能を持たせるもの、（２）外部回路で電圧低下を検
出するもの、（３）ＣＰＵ等の所定手順によるデータ書
込を検出するもの、である。

このうち（１）は、電源電圧が低下したり、電源がオン
となってから所定時間経過前であったり、ライト信号線
にノイズが入ったり（ライト信号が所定時間以上アクテ
ィブとならない）の場合には、Ｅ２ＦＲＯＭが動作せず
、データの書込ができないようにするものでおる。（２
）は、上記（１）と同様の場合について、外部回路で対
応するものである。また、（３）は、所定のＩ１０ボー
トに所定のデータが書込まれた後一定時間に限りＥ２Ｐ
ＲＯＭへのデータ書込を許可し、あるいは、所定のＩ１
０ポートに所定回のアクセスがあった後Ｅ２ＰＲＯＭへ
のデータ書込を許可するもの等である。

これら手法は、（１）又は（２）と（３）とが併用され
て効果的なものである。しかしながら、Ｅ２ＰＲＯＭに
データを書込む場合、ＣＰＵがプログラムの暴走により
、（３）に示した手順を実行してしまう確率は、ゼロで
はない。ところが、従来のＥ２ＰＲＯＭに対するデータ
書込制御方式では、（１）〜（３）に示した手法だけで
、プログラムの暴走を考慮したものはなかった。このた
め、プログラムが暴走したときには、データの誤書込が
生じることがあり、問題となっていた。

（発明が解決しようとする問題点）上記のように、従来のデータ書込制御方式によると、プ
ログラムの暴走によるデータの誤書込に対処することが
できないという欠点がおった。

本発明は、このような従来のデータ書込制御方式の欠点
に鑑みなされたもので、その目的は、データの誤書込が
行われる確率を従来に比し著しく低下させ、的確なデー
タ書込が行われ得るようにできるデータ書込制御方式を
提供することでおる。

［発明の構成］（問題点を解決するための手段〉本発明では、プログラム制御により動作し、メモリにデ
ータを書込む書込手段が、所定の手順を実行した後に、
上記メモリへのデータ書込動作を行ったときにデータ書
込を許可する書込許可手段と、上記書込手段のプログラ
ムが暴走したことを検出する暴走検出手段とを具備させ
、上記暴走検出手段が暴走を検出しない場合で、かつ、
上記書込許可手段がデータ書込を許可した場合にのみ、
当該データを上記メモリに書込むための全条件を整える
ようにしたものである。

（作用）上記構成によると、プログラムが暴走していない場合で
、かつ、所定手順後にデータ書込動作が行われた場合に
のみ、メモリ書込みの全条件が整うことになり、当該デ
ータを上記メモリに書込み得るが、他の場合には、デー
タが上記メモリに書込まれることがなく、データの誤書
込が生じる確率が著しく低下する。

（実施例）以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例を用いたコンピュータシステム
のブロック図である。同図において、１はＣＰＵ、６は
Ｅ２ＰＲＯＭを示す。

Ｅ２ＰＲＯＭ６は、＋５Ｖ（７）ｉｔｌｌでＲＡＭと同
１にデータの書込、読出しが可能なメモリである。

ＣＰＵ１は、メモリライト信号を与える信号線８及びこ
のメモリライト信号を除く各信号（アドレスデータ、デ
ータ、Ｉ１０ライト信号等）を与えるパスライン７を用
いて各部を制御する。２はタイマを示し、所定時間毎に
ＣＰＵＩに割込をかける。３はライトウィンドウ回路を
示し、ライトウィンドウ回路３は、ＣＰＵ１がパスライ
ン７を介して所定のデータを書込んだとき、信号線９へ
所定幅Ｔを有する負（Ｌレベル）のパルスを出力し、そ
れ以外のときにはＨレベルの信号を出力しているもので
あり、ＣＰＵ”ｌが上記手順を実行後、データをＥ２Ｆ
ＲＯＭ６へ書込むことを許可する書込許可手段として機
能する。４は、ＣＰＵ暴走監視部を示し、このＣＰＵ暴
走監視部４は、ＣＰＵ１がタイマ２の割込を受けて所定
時間毎に、パスライン７を介してアクセス（またはリセ
ット）しなければ、信号線１０の信号をＬレベルからＨ
レベルへ遷移させ、Ｈレベルを保持する所謂ウォッチド
ッグタイマを構成してあり、プログラムの暴走を検出す
る暴走手段として機能する。５はアンドゲートを示し、
アンドゲート５は、信号線８のメモリライト信号、信号
線９のライトウィンドウ回路３の出力信号、信号線１０
のＣＰＵ暴走監視部４の出力信号を入力信号とし、その
論理積を作成して信号線１１を介してＥ２ＦＲＯＭ６の
ライトイネ−プル端子ＷＥへ出力信号を与える。即ち、
アンドゲート５は、３つ入力信号が全てＬレベルになっ
たとき、その出力をＬレベルとしてライトイネーブル端
子ＷＥへ信号を与える。Ｅ２ＰＲＯＭ６は、ライトイネ
ーブル端子ＷＥへＬレベルの信号が与えられたとき、デ
ータの書込みが可能となる。

以上のように溝成されたシステムの動作を、第２図を参
照して説明する。

ＣＰＵ１は、常時の動作において、タイマ２より割込み
を受けると、ｃｐｕａ走監視部４をアクセスする。これ
により、ＣＰＵ暴走監視部４は所定時間毎にアクセスさ
れるから、信号線１０へは常にＬレベルの信号が出力さ
れている。このときに、Ｅ２ＰＲＯＭ６へのデータ書込
要求が発生すると、ＣＰＵ１はパスライン７を介してラ
イトウィンドウ回路３へ所定のデータを書込む。すると
、ライトウィンドウ回路３は信号線９を介して所定幅Ｔ
だけＬレベルの信号を出力する。続いて、ＣＰＵ１は、
信号線８ヘメモリライト信号をＬレベルとして出力し、
パスライン７へ所要のアドレスデータ及びデータを出力
する。すると、■で示されるように、アンドゲート５よ
りＬレベルの信号が出力され、上記データをＥ２ＦＲＯ
Ｍ６へ書込むことができる。

上記に対し、ＣＰＵ１のプログラムの暴走等が■で生じ
ＣＰＵ１がライトウィンドウ回路３へ所定のデータを書
込まずに、メモリライト信号をアクティブ（Ｌレベル）
として信号線８へ出力したとする。しかし、これによっ
ては、ライトウィンドウ回路３からＬレベルの信号が出
力されず、ＣＰＵ暴走監視部４がプログラムの暴走を検
出する前であっても、アンドゲート５の出力がＬレベル
とならず、誤書込を防止できる（Ｏ）。この後、［Ｆ］
において、ＣＰＵ！！走監視部４は、ＣＰＵ１によるア
クセスを受けなくなることにより、その出力をＨレベル
として出力し、これを保持する。そこで、ｃｐｕｉがプ
ログラムの暴走によりライトウィンドウ回路３へ所定の
データを書込み、メモリライト信号をアクティブとして
信号線８へ出力しても、−即ち、Ｅ２ＰＲＯＭ６へのデ
ータ書込のルーチンへ誤動作により入っても□アンドゲ
ート５の出力はＬレベルとなることなく、データの誤占
込が防止できる（◎）。

このように本実施例では、ＣＰＵ暴走監視部４がプログ
ラムの暴走を検出せぬうちに、暴走中のｃｐｕがＥ２Ｐ
ＲＯＭ６へのデータ書込ルーチンを実行してしまう確率
が低いことに鑑み、データの誤書込の確率を低下させ得
るのである。

尚、本実施例では、Ｅ２ＰＲＯＭ６のライトイネーブル
信号を制御して、メモリ書込の全条件が整うようにした
が、その他にＥ２ＰＲＯＭ６の電源条件を制御したり、
または、バスを介してＥ２ＦＲＯＭ６に与えるデータ、
アドレスデータ等の通過を制御する等して、メモリ書込
の全条件が整うようにすることも可能でおる。

［発明の効果］以上説明したように、本発明によれば、データの誤書込
が行われる確率を著しく低下させ、的確なデータの書込
が行われるようになる。

【図面の簡単な説明】

第１図は本発明の方式を採用したコンピュータシステム
のブロック図、第２図は第１図のシステムの動作を説明
するためのタイミングチャートである。１・・・ＣＰＵ２・・・タイマ３・・・ライトウィンドウ回路４・・・ＣＰＵ暴走監視部５・・・アンドゲート６・・・Ｅ２ＦＲＯＭ

Claims

【特許請求の範囲】

　メモリと、プログラム制御により動作し前記メモリに
データを書込む書込手段とを有するシステムにおいて、
前記書込手段が所定の手順を実行後に前記メモリへのデ
ータ書込動作を行つたときにデータ書込を許可する書込
許可手段と、前記書込手段のプログラムが暴走したこと
を検出する暴走検出手段とを具備し、前記暴走検出手段
が暴走を検出しない場合で、かつ、前記書込許可手段が
データ書込を許可した場合にのみ、当該データを前記メ
モリに書込むための全条件を整えることを特徴とするデ
ータ書込制御方式。