JPS6213703B2 - - Google Patents
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- Publication number
- JPS6213703B2 JPS6213703B2 JP56214026A JP21402681A JPS6213703B2 JP S6213703 B2 JPS6213703 B2 JP S6213703B2 JP 56214026 A JP56214026 A JP 56214026A JP 21402681 A JP21402681 A JP 21402681A JP S6213703 B2 JPS6213703 B2 JP S6213703B2
- Authority
- JP
- Japan
- Prior art keywords
- control device
- error
- channel
- register
- channel control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はチヤネルのエラー情報をCPU側で直
ちに検出する方式に関する。
ちに検出する方式に関する。
(2) 従来技術と問題点
従来、チヤネルコントロール部のいくつかのチ
エツクエラーを検出しても送信レジスタの指定さ
れた同一ビツトにセツトするだけであつたため、
例えば発生するタイミングが多少ずれるいくつか
のエラーが発生した場合に、エラー情報の内容が
全て判らない、更にはエラーの起因となるものが
判断できないという欠点があつた。
エツクエラーを検出しても送信レジスタの指定さ
れた同一ビツトにセツトするだけであつたため、
例えば発生するタイミングが多少ずれるいくつか
のエラーが発生した場合に、エラー情報の内容が
全て判らない、更にはエラーの起因となるものが
判断できないという欠点があつた。
(3) 発明の目的
本発明は前記欠点を解消して、各々のチヤネル
内の各種エラーの詳細情報を簡単な構成及びチヤ
ネル別にCPU側で検出できるようにし、RAS機
能（Reliability Aveilability Serviceability）を
充実させる方式を提供することを目的とする。
内の各種エラーの詳細情報を簡単な構成及びチヤ
ネル別にCPU側で検出できるようにし、RAS機
能（Reliability Aveilability Serviceability）を
充実させる方式を提供することを目的とする。
(4) 発明の構成
該目的は中央処理装置より、チヤネル制御装置
を介して入出力制御装置等をアクセスするシステ
ムにおいて、前記チヤネル制御装置にエラーが発
生した時、該エラー情報を、前記チヤネル制御装
置内のレジスタに記憶させるとともに、ただち
に、前記入出力制御装置の制御動作を停止させ、
該エラー情報を前記中央処理装置に通知する手段
を設けたことを特徴とするチヤネル制御装置にお
けるエラー通知方式により達成される。
を介して入出力制御装置等をアクセスするシステ
ムにおいて、前記チヤネル制御装置にエラーが発
生した時、該エラー情報を、前記チヤネル制御装
置内のレジスタに記憶させるとともに、ただち
に、前記入出力制御装置の制御動作を停止させ、
該エラー情報を前記中央処理装置に通知する手段
を設けたことを特徴とするチヤネル制御装置にお
けるエラー通知方式により達成される。
(5) 発明の実施例
以下、本発明を図面を使つて詳細に説明する。
第１図は本発明の一実施例を示す機能ブロツク
図である。
図である。
図において、１１はCPU、１２はチヤネルコ
ントロール部、１３は入出力制御装置、１４はコ
ントロールストレツジＡ（CSA）、１５はマイク
ロプロセツサＡ（MPA）、１６は記憶装置
（MS）、１７はマイクロプロセツサＢ（MPU）、
１８はコントロールストレツジＢ（CSB）、１９
はチヤネルコントローラ（CHC）、１１０はレジ
スタ、１１１はパリテイチエツク部（PC）であ
る。
ントロール部、１３は入出力制御装置、１４はコ
ントロールストレツジＡ（CSA）、１５はマイク
ロプロセツサＡ（MPA）、１６は記憶装置
（MS）、１７はマイクロプロセツサＢ（MPU）、
１８はコントロールストレツジＢ（CSB）、１９
はチヤネルコントローラ（CHC）、１１０はレジ
スタ、１１１はパリテイチエツク部（PC）であ
る。
第２図は本発明の一実施例を示すレジスタを示
す図である。
す図である。
図において、２１は使用ビツト部、２２は未使
用部、b1〜b8はビツト（１又は０を示す）であ
る。MS１６内のオペレーテイングシステム
（OS）からの入出力装置に対するアクセプトにお
いて、CSA１４内のマイクロ制御部は、まず該
入出力装置の状態を知る為にチヤネルコントロー
ル１２とMPXインタフエース（MPX−IF）を介
して応対する。この場合においてのチヤネルコン
トロール１２のエラー検出機能としてはMPXイ
ンタフエース上のバスアウト、バスインのパリテ
イチエツクを行なう。又チヤネルコントロール１
２と対入出力制御装置１３等とのやりとりの過程
においてのチヤネルコントロールのエラー検出機
能として、チヤネルコントロール内のコントロー
ルストレイジ（命令）のパリテイチエツク、デー
タバツフアのパリテイチエツチ、初期診断時のエ
ラーチエツクがある。上記の種々のエラーを検出
するとチヤネルコントロールはただちに動作を終
了し、CPU１１へ割込みをかける。マイクロ制
御部１４は割込みに対して、MPXインターフエ
イスに詳細エラー情報を取り出すオーダを、
MPXインターフエイスにあるＲ−BUSにのせ、
該オーダをチヤネルコントロール１２が認識する
とMPXインターフエイスのデータバス（Date−
Bas）に詳細エラー情報をのせる。その後、マイ
クロ制御部は、該詳細エラー情報をCPU１１側
のコントロールストレイジＡ１４へロギングす
る。又OSへはチヤネル異常を通知する。
用部、b1〜b8はビツト（１又は０を示す）であ
る。MS１６内のオペレーテイングシステム
（OS）からの入出力装置に対するアクセプトにお
いて、CSA１４内のマイクロ制御部は、まず該
入出力装置の状態を知る為にチヤネルコントロー
ル１２とMPXインタフエース（MPX−IF）を介
して応対する。この場合においてのチヤネルコン
トロール１２のエラー検出機能としてはMPXイ
ンタフエース上のバスアウト、バスインのパリテ
イチエツクを行なう。又チヤネルコントロール１
２と対入出力制御装置１３等とのやりとりの過程
においてのチヤネルコントロールのエラー検出機
能として、チヤネルコントロール内のコントロー
ルストレイジ（命令）のパリテイチエツク、デー
タバツフアのパリテイチエツチ、初期診断時のエ
ラーチエツクがある。上記の種々のエラーを検出
するとチヤネルコントロールはただちに動作を終
了し、CPU１１へ割込みをかける。マイクロ制
御部１４は割込みに対して、MPXインターフエ
イスに詳細エラー情報を取り出すオーダを、
MPXインターフエイスにあるＲ−BUSにのせ、
該オーダをチヤネルコントロール１２が認識する
とMPXインターフエイスのデータバス（Date−
Bas）に詳細エラー情報をのせる。その後、マイ
クロ制御部は、該詳細エラー情報をCPU１１側
のコントロールストレイジＡ１４へロギングす
る。又OSへはチヤネル異常を通知する。
更に詳細に説明すると、まず例えばフアイルの
入出力命令をCSB１８のフアイル制御プログラム
がMPU１７上で実行される場合、パリテイチエ
ツク部１１１でパリテイエラーを検出した時、該
エラー情報をレジスタ１１０（例えばb1に）にセ
ツトする。CHC１９は入出力制御装置をただち
に停止させるとともに、MP１５に割込みを上
げ、該MP１５はCSA１４のマイクロ制御プログ
ラムを起動し、該マイクロ制御プログラムがレジ
スタ１１０の内容をMP１５に持つてくる。該レ
ジスタの内容を詳細に分析することにより適切な
エラー対策が立てられる。
入出力命令をCSB１８のフアイル制御プログラム
がMPU１７上で実行される場合、パリテイチエ
ツク部１１１でパリテイエラーを検出した時、該
エラー情報をレジスタ１１０（例えばb1に）にセ
ツトする。CHC１９は入出力制御装置をただち
に停止させるとともに、MP１５に割込みを上
げ、該MP１５はCSA１４のマイクロ制御プログ
ラムを起動し、該マイクロ制御プログラムがレジ
スタ１１０の内容をMP１５に持つてくる。該レ
ジスタの内容を詳細に分析することにより適切な
エラー対策が立てられる。
(6) 発明の効果
以上説明した様に本発明によればエラー検出手
段の出力そのものをチヤネル内のレジスタの特定
ビツトに該当させるだけでよく、他のチヤネルに
対し、或はチヤネル外に詳細情報としてのエラー
信号線を導出する必要がないため、且つエラーの
種類を示すコードの発生手段が不要であるため構
成が簡単となる。又、チヤネルエラー情報を各チ
ヤネル別の詳細な情報が迅速に、かつ正確に
CPU側に送信できるため、速やかで、かつ適切
なエラー対処ができるという効果がある。
段の出力そのものをチヤネル内のレジスタの特定
ビツトに該当させるだけでよく、他のチヤネルに
対し、或はチヤネル外に詳細情報としてのエラー
信号線を導出する必要がないため、且つエラーの
種類を示すコードの発生手段が不要であるため構
成が簡単となる。又、チヤネルエラー情報を各チ
ヤネル別の詳細な情報が迅速に、かつ正確に
CPU側に送信できるため、速やかで、かつ適切
なエラー対処ができるという効果がある。
第１図は本発明の一実施例を示す機能ブロツク
図である。第２図は本発明の一実施例を示すレジ
スタを示す図である。 記号の説明、１１はCPU、１２はチヤネルコ
ントロール部、１３は、入出力制御装置、１４は
コントロールストレツジＡ（CSA）、１５はマイ
クロプロセツサＡ（MPA）、１６は記憶装置
（MS）、１７はマイクロプロセツサＢ（MPU）、
１８はコントロールストレツジＢ（CSB）、１９
はチヤネルコントローラ（CHC）、１１０はレジ
スタ、１１１はパリテイチエツク部（PC）。
図である。第２図は本発明の一実施例を示すレジ
スタを示す図である。 記号の説明、１１はCPU、１２はチヤネルコ
ントロール部、１３は、入出力制御装置、１４は
コントロールストレツジＡ（CSA）、１５はマイ
クロプロセツサＡ（MPA）、１６は記憶装置
（MS）、１７はマイクロプロセツサＢ（MPU）、
１８はコントロールストレツジＢ（CSB）、１９
はチヤネルコントローラ（CHC）、１１０はレジ
スタ、１１１はパリテイチエツク部（PC）。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置より、チヤネル制御装置を介し
て入出力制御装置等をアクセスするシステムにお
いて、 前記チヤネル制御装置内に設けられたエラー検
出回路によりチヤネル制御装置内の回路動作のエ
ラーを検出した時、前記チヤネル制御装置内のレ
ジスタの該エラーに対応する特定ビツト位置に記
憶させるとともに、ただちに、前記入出力制御装
置の制御動作を停止させ、該レジスタに格納され
る情報を前記中央処理装置に通知する手段を設け
たことを特徴とするチヤネル制御装置におけるエ
ラー通知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214026A JPS58114114A (ja) | 1981-12-26 | 1981-12-26 | チヤネル制御装置におけるエラ−通知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214026A JPS58114114A (ja) | 1981-12-26 | 1981-12-26 | チヤネル制御装置におけるエラ−通知方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114114A JPS58114114A (ja) | 1983-07-07 |
| JPS6213703B2 true JPS6213703B2 (ja) | 1987-03-28 |
Family
ID=16649039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214026A Granted JPS58114114A (ja) | 1981-12-26 | 1981-12-26 | チヤネル制御装置におけるエラ−通知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114114A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428760A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Channel trouble processing system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720829A (en) * | 1980-07-11 | 1982-02-03 | Nec Corp | Channel controlling system |
-
1981
- 1981-12-26 JP JP56214026A patent/JPS58114114A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720829A (en) * | 1980-07-11 | 1982-02-03 | Nec Corp | Channel controlling system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114114A (ja) | 1983-07-07 |
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