JPS5898900A - マイクロプロセツサ制御システム - Google Patents
マイクロプロセツサ制御システムInfo
- Publication number
- JPS5898900A JPS5898900A JP56197891A JP19789181A JPS5898900A JP S5898900 A JPS5898900 A JP S5898900A JP 56197891 A JP56197891 A JP 56197891A JP 19789181 A JP19789181 A JP 19789181A JP S5898900 A JPS5898900 A JP S5898900A
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- JP
- Japan
- Prior art keywords
- address
- microprocessor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプロセッサ制御システム。
特にメモリ装置上に存在する未使用アドレス領域が存在
することを利用して、かつマイクロプロセッサにおける
異常発生時にメモリ・アクセス・アドレスが一般に任意
のアドレス領域をアクセスすることとなることを利用し
で、検出回路ユニットを外付けしてマイクロプロセッサ
の異常を検出できるようにしたマイクロプロセッサ制御
システムに関するものである。
することを利用して、かつマイクロプロセッサにおける
異常発生時にメモリ・アクセス・アドレスが一般に任意
のアドレス領域をアクセスすることとなることを利用し
で、検出回路ユニットを外付けしてマイクロプロセッサ
の異常を検出できるようにしたマイクロプロセッサ制御
システムに関するものである。
従来からマイクロプロセッサ’ｉ−使用するマイクロプ
ロセッサ制御システムにおいでも、プログラム・ミスに
よるプログラム暴走やハードウェア障害ニ起因するプロ
グラム暴走を検出する対策がとられている。この対策と
しては、従来、（１）いわゆるウォッチ・ドッグ・タイ
マ方式、 ｌｉ）パリティ・ｚ ラ−検出方式、 （ｉ
ｉｉ）ライト・プロテクト・エラー検出方式などが知ら
れている。’Ｎ’（ｉ）の方式は、マイクロプロセッサ
が正常に動作している限り予め周期をもってタイマをリ
セットするようにしておき、マイクロプロセッサが異常
時に上記タイマがタイム・オーバとなることを検出する
方式である。
ロセッサ制御システムにおいでも、プログラム・ミスに
よるプログラム暴走やハードウェア障害ニ起因するプロ
グラム暴走を検出する対策がとられている。この対策と
しては、従来、（１）いわゆるウォッチ・ドッグ・タイ
マ方式、 ｌｉ）パリティ・ｚ ラ−検出方式、 （ｉ
ｉｉ）ライト・プロテクト・エラー検出方式などが知ら
れている。’Ｎ’（ｉ）の方式は、マイクロプロセッサ
が正常に動作している限り予め周期をもってタイマをリ
セットするようにしておき、マイクロプロセッサが異常
時に上記タイマがタイム・オーバとなることを検出する
方式である。
しかし、この方式の場合９本来の処理以外の処理を行な
わせるものであると共に異常時にリアル・タイムで異常
を検出できない難点がある。上記オ（１ｊ）の方式は、
それ自身有効な方式であり１本発明においても当然のこ
ととして併用されるものであるが、パリティ・エラー検
出のみではプログラム暴走を必らずしも適確に検出し得
ない面をもっている。また上記２（曲の方式は１例えは
ＲＯＭ領域に対してライト動作が行なわれる如き事態の
発生を検出して、異常検出を行なうものであるが、プロ
グラム暴走時にライト動作がＲＯＭ領域に対しで行なわ
れる可能性が比較的小さいために、異常検出の精度が十
分でない。
わせるものであると共に異常時にリアル・タイムで異常
を検出できない難点がある。上記オ（１ｊ）の方式は、
それ自身有効な方式であり１本発明においても当然のこ
ととして併用されるものであるが、パリティ・エラー検
出のみではプログラム暴走を必らずしも適確に検出し得
ない面をもっている。また上記２（曲の方式は１例えは
ＲＯＭ領域に対してライト動作が行なわれる如き事態の
発生を検出して、異常検出を行なうものであるが、プロ
グラム暴走時にライト動作がＲＯＭ領域に対しで行なわ
れる可能性が比較的小さいために、異常検出の精度が十
分でない。
本発明は９上記の点を考慮して、メモリ装置に未使用ア
ドレス領域が存在する点に注目し、リード／ライトのい
ずれのアクセスであっても、プログラム暴走を適確に検
出するように、検出回路ユニットを外付けしたマイクロ
プロセッサ制御システムを提供することを目的としてい
る。そして本発明のマイクロプロセッサ制御システムは
、マイクロプロセッサをそなえると共に、ＲＯＭ領域と
ＲＡＭ領域とを少なくとも有しかつ未使用アドレス領域
を有するメモリ装置をそなえ、上記マイクロプロセッサ
が上記メモリ装置における未使用アドレス領域以外の領
域をアクセスしつつ処理ヲ進めるマイクロプロセッサ制
御システムにおいて。
ドレス領域が存在する点に注目し、リード／ライトのい
ずれのアクセスであっても、プログラム暴走を適確に検
出するように、検出回路ユニットを外付けしたマイクロ
プロセッサ制御システムを提供することを目的としてい
る。そして本発明のマイクロプロセッサ制御システムは
、マイクロプロセッサをそなえると共に、ＲＯＭ領域と
ＲＡＭ領域とを少なくとも有しかつ未使用アドレス領域
を有するメモリ装置をそなえ、上記マイクロプロセッサ
が上記メモリ装置における未使用アドレス領域以外の領
域をアクセスしつつ処理ヲ進めるマイクロプロセッサ制
御システムにおいて。
上記未使用アドレス領域の下限アドレスをプリセットさ
れる下限アドレス設定レジスタと、上記未使用アドレス
領域の上限アドレスをプリセットされる上限アドレス設
定レジスタと、上記マイクロプロセッサが上記メモリ装
置に対してアクセスすべく発したアドレス情報が転送さ
れるアドレス・バスの内容が供給されかつ上記下限アド
レス設定レジスタの内容と照合する第１の比較回路と、
上記アドレス・バスの内容が供給されかつ上記上限アド
レス設定レジスタの内容と照合する第２の比較回路と、
上記各比較回路からの照合結果にもとづいて上記アドレ
ス・バスの内容の正当性を検出する論理回路とを少なく
とも有する検出回路ユニットをもうけ、該検出回路ユニ
ットが上記マイクロプロセッサに刈して外付けに附加さ
れてなり。
れる下限アドレス設定レジスタと、上記未使用アドレス
領域の上限アドレスをプリセットされる上限アドレス設
定レジスタと、上記マイクロプロセッサが上記メモリ装
置に対してアクセスすべく発したアドレス情報が転送さ
れるアドレス・バスの内容が供給されかつ上記下限アド
レス設定レジスタの内容と照合する第１の比較回路と、
上記アドレス・バスの内容が供給されかつ上記上限アド
レス設定レジスタの内容と照合する第２の比較回路と、
上記各比較回路からの照合結果にもとづいて上記アドレ
ス・バスの内容の正当性を検出する論理回路とを少なく
とも有する検出回路ユニットをもうけ、該検出回路ユニ
ットが上記マイクロプロセッサに刈して外付けに附加さ
れてなり。
上記マイクロプロセッサが上記未使用アドレス領域に対
するアクセスを行なったことを上記検出回路ユニットに
て検出し、上記マイクロプロセッサの異常を検出するよ
うにしたことを特徴としている。以下図面を参照しつつ
説明する。
するアクセスを行なったことを上記検出回路ユニットに
て検出し、上記マイクロプロセッサの異常を検出するよ
うにしたことを特徴としている。以下図面を参照しつつ
説明する。
図は本発明の一実施例構成を示し９図中の符号ｌはマイ
クロプロセッサ、２はメモリ・アクセス用のプログラム
・カウンタ、３はアドレス・バス。
クロプロセッサ、２はメモリ・アクセス用のプログラム
・カウンタ、３はアドレス・バス。
４はデータ・バス、５はメモリ装置、６はＲＡＭ領域、
７は未使用アドレス領域、８はハード・レジスタ領域、
９はＲＯＭ領域、１０は検出回路ユニットであって本発
明によってもうけられるもの。
７は未使用アドレス領域、８はハード・レジスタ領域、
９はＲＯＭ領域、１０は検出回路ユニットであって本発
明によってもうけられるもの。
１１は下限アドレス設定レジスタであって未使用アドレ
ス領域７の下限アドレスＡ１がプリセットされるもの、
１２は上限アドレス設定レジスタであって未使用アドレ
ス領域７の上限アドレスＡ２がプリセットされるもの、
１３は第１１の比較回路。
ス領域７の下限アドレスＡ１がプリセットされるもの、
１２は上限アドレス設定レジスタであって未使用アドレ
ス領域７の上限アドレスＡ２がプリセットされるもの、
１３は第１１の比較回路。
１４は第２の比較回路、１５は論理回路であってプログ
ラム暴走の発生を出力するものを表わしている。
ラム暴走の発生を出力するものを表わしている。
マイクロプロセッサｌによる制御を行なうマイクロプロ
セッサ制御システムにおいては、メモリ装置５上に一般
にＲＡＭ領域６とハード・レジスタ領域８とＲＯＭ領域
９とが用意され、未使用アドレス領域７が存在する。そ
して、マイクロブｐセッ’ｆｌｉｉ、上記領域６．８．
９をアクセスしつつ処理を進める。
セッサ制御システムにおいては、メモリ装置５上に一般
にＲＡＭ領域６とハード・レジスタ領域８とＲＯＭ領域
９とが用意され、未使用アドレス領域７が存在する。そ
して、マイクロブｐセッ’ｆｌｉｉ、上記領域６．８．
９をアクセスしつつ処理を進める。
本発明の場合、マイクロプロセッサｌが発したアドレス
情報の正当性をチェックするために、検圧回路ユニッ）
１０が外付けの形で附加されろ。
情報の正当性をチェックするために、検圧回路ユニッ）
１０が外付けの形で附加されろ。
即チ、システム起動時に、アドレス・バス３またはデー
タ・バス４を介して、ライト指示に対応して、レジスタ
１１に下限アドレスＡ１がプリセットされ、レジスタ１
２に上限アドレスＡ２がプリセットされる。そして、以
後、マイクロプロセッサ１のプログラム・カウンタ２に
よってメモリ・アクセスのためにアドレス情報がアドレ
ス・バス３に送出されてメモリ装置５がアクセスされる
たびに、当該アドレス情報が２１の比較回路１３と第２
の比較回路１４とに供給されてレジスタ１１や１２の内
容と照合される。両者比較回路１３゜１４の出力に対応
して、上記メモリ・アクセスのためのアドレス情報の値
ＡＺが Ａ Ｉ ＜ Ａ ２＋＜ Ａ ２ なる条件を満足する状態となると、論理回路１５がエラ
ー出力を発して、マイクロプロセッサ１におけるプログ
ラム暴走を通知する。上述の如く。
タ・バス４を介して、ライト指示に対応して、レジスタ
１１に下限アドレスＡ１がプリセットされ、レジスタ１
２に上限アドレスＡ２がプリセットされる。そして、以
後、マイクロプロセッサ１のプログラム・カウンタ２に
よってメモリ・アクセスのためにアドレス情報がアドレ
ス・バス３に送出されてメモリ装置５がアクセスされる
たびに、当該アドレス情報が２１の比較回路１３と第２
の比較回路１４とに供給されてレジスタ１１や１２の内
容と照合される。両者比較回路１３゜１４の出力に対応
して、上記メモリ・アクセスのためのアドレス情報の値
ＡＺが Ａ Ｉ ＜ Ａ ２＋＜ Ａ ２ なる条件を満足する状態となると、論理回路１５がエラ
ー出力を発して、マイクロプロセッサ１におけるプログ
ラム暴走を通知する。上述の如く。
プログラム暴走時には、メモリ装置５上の任意のアドレ
スがアクセスされる可能性がほぼ均等であると考えられ
、上記論理回路１５によってエラーが検出される態様が
、従来公知の例えばライト・ブーテクト・エラー検出方
式にくらべて十分大であり、また従来公知のウォッチ・
ドッグ・タイマ方式の場合において必要としでいた問題
即ちシステムの処理に手を加えるという問題が全くなく
かつリアル・タイムで異常を検出できる。
スがアクセスされる可能性がほぼ均等であると考えられ
、上記論理回路１５によってエラーが検出される態様が
、従来公知の例えばライト・ブーテクト・エラー検出方
式にくらべて十分大であり、また従来公知のウォッチ・
ドッグ・タイマ方式の場合において必要としでいた問題
即ちシステムの処理に手を加えるという問題が全くなく
かつリアル・タイムで異常を検出できる。
以上説明した如く１本発明によｎば、システムに対して
検出回路ユニットヲ附加するだけで足り。
検出回路ユニットヲ附加するだけで足り。
システムの異常を適確に検出することが可能であり、ま
たマイクロプロセッサｌに対して何んら手を加える必要
がない。
たマイクロプロセッサｌに対して何んら手を加える必要
がない。
図は本発明の一実施例構成を示す。
１ｆｆｌ中、 ｌはマイクロプロセッサ、３はアドレ
ス・バス、４はデータ・バス、５はメモリ装置、６はＲ
ＡＭ領域、７は未使用アドレス領域、８はハード・レジ
スタ領域、９はＲＯＭ領域、１０は検出回路ユニット、
１１．１２は夫々レジスタ、１３゜１４は夫々比較回路
、１５は論理回路を表わす。 特許出願人 富士通株式会社（外１名）代理人弁理士
森 １） 寛
ス・バス、４はデータ・バス、５はメモリ装置、６はＲ
ＡＭ領域、７は未使用アドレス領域、８はハード・レジ
スタ領域、９はＲＯＭ領域、１０は検出回路ユニット、
１１．１２は夫々レジスタ、１３゜１４は夫々比較回路
、１５は論理回路を表わす。 特許出願人 富士通株式会社（外１名）代理人弁理士
森 １） 寛
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサをそなえると共に、ＲＯＭ領域とＲ
ＡＭ領域とを少なくとも有しかつ未使用アドレス領域を
有するメモリ装置をそなえ、上記マイクロプロセッサが
上記メモリ装置における未使用アドレス領域以外の領域
をアクセスしつつ処理を進めるマイクロプロセッサ制御
システムにおいて、上記未使用アドレス領域の下限アド
レスをプリセットされる下限アドレス設定レジスタと。 上記未使用アドレス領域の上限アドレスをプリセットさ
れる上限アドレス設定レジスタと、上記マイクロプロセ
ッサが上記メモリ装置に対しでアクセスすべく発したア
ドレス情報が転送されるアドレス・バスの内容が供給さ
れかつ上記下限アドレス設定レジスタの内容と照合する
オｌの比較回路と、上記アドレス・バスの内容が供給さ
れかつ上記上限アドレス設定レジスタの内容と照合する
第２の比較回路と、上記各比較回路からの照合結果にも
とづいて上記アドレス・バスの内容の正当性を検出する
論理回路とを少なくとも有する検出回路ユニットをもう
け、該検出回路ユニットが上記マイクロプロセッサに対
して外付けに附加されてなり、上記マイクロプロセッサ
が上記未使用アドレス領域に対するアクセスを行なった
ことを上記検出回路ユニットにて検出し、上記マイクロ
プロセッサの異常を検出するようにしたことを特徴とす
るマイクロプロセッサ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197891A JPS5898900A (ja) | 1981-12-09 | 1981-12-09 | マイクロプロセツサ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197891A JPS5898900A (ja) | 1981-12-09 | 1981-12-09 | マイクロプロセツサ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5898900A true JPS5898900A (ja) | 1983-06-11 |
Family
ID=16382005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197891A Pending JPS5898900A (ja) | 1981-12-09 | 1981-12-09 | マイクロプロセツサ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3540459A1 (de) * | 1984-11-30 | 1986-07-03 | Tachikawa Spring Co., Ltd., Akishima, Tokio/Tokyo | Fahrzeugsitzbezug |
| JPS61501801A (ja) * | 1984-04-06 | 1986-08-21 | テレフオンアクチ−ボラゲツト エル エム エリクソン | デ−タ処理装置を監視する装置 |
-
1981
- 1981-12-09 JP JP56197891A patent/JPS5898900A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61501801A (ja) * | 1984-04-06 | 1986-08-21 | テレフオンアクチ−ボラゲツト エル エム エリクソン | デ−タ処理装置を監視する装置 |
| DE3540459A1 (de) * | 1984-11-30 | 1986-07-03 | Tachikawa Spring Co., Ltd., Akishima, Tokio/Tokyo | Fahrzeugsitzbezug |
| DE3540459C2 (ja) * | 1984-11-30 | 1993-09-09 | Tachikawa Spring Co., Ltd., Akishima, Tokio/Tokyo, Jp |
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