JPS6033474Y2 - コンピュ−タ異常検出回路 - Google Patents

Description

【考案の詳細な説明】 本考案はコンピュータ異常を検出し制御する回路に関す
るものである。

従来、コンピュータの異常の検出方法として複数コンピ
ュータによるソフトウェア管理の異常検出方法は、異常
検出するためのプログラムを作威しなければならず、余
分な多量のプログラムが必要となり、さらに異常検出の
ためコンピュータ自体の仕事量の処理能力が低下する。

また、コンピュータの異常が発生した場合、複数のコン
ピュータが互いにチェックしあいながら多数決方法かえ
られるが、２台とも異常の場合は判定能力がなくなり全
く異常検出ができない等の欠点があった。

また、複数コンピュータによる異常検出はバス、インタ
フェース等のハードウェアおよびシステムが複雑になる
欠点があった。

本考案の目的は、無人化自動制御システム、化学プラン
トシステム、原子力制御システム、人工衛星自動制御シ
ステム等のコンピュータ異常を早く検出し、システムを
安全に制御するようにコンピュータ異常検出回路を提供
することにある。

本考案は常時コンピュータ出力のタイミング信号をマシ
ンサイクル、フェッチ毎に異常であるかを簡単なハード
ウェア手段により監視検出するようにしたコンピュータ
異常検出回路にある。

以下図面により本考案を詳細に説明する。

図は本考案の実施例を用いたコンピュータシステムのブ
ロック図である。

１は中央処理装置ＣＰＵ、２はメモリ、３はＰ個の異常
検出回路、４はロジック回路、５はアドレスバス、６は
データバス、７は制御バス、８はリード信号、９はタイ
ミング信号、１０は基本クロック、１１は異常検出回路
信号である。

また点線で囲んだ個所が本考案の対象となる。

コンピュータｃｐｕ １がプログラムの実行処理を開始
すると、１命令を実行するにはマシンサイクルが必要と
なる。

各マシンサイクルはｎクロックパルスの期間を要し、１
命令の実行はｍマシンサイクルを要す。

このマシンサイクルにはフェッチとエクゼキュートから
なっており、フェッチとエクゼキュートのいずれかの状
態を示すステート、又はメモリあるいはＩｌｏと同期さ
せるタイミングパルス等のタイミングでリード信号は出
力される。

このリード信号はマシンサイクルとフェッチに同期して
、あるタイミングのパルスを出力して、メモリー読み出
しサイクルを実行する。

このリード信号がマシンサイクルとフェッチに同期して
力されない場合とか、リード信号のパルス幅が異常の場
合は、コンピュータＣＰＵは異常な動作をしていると見
なすことができる。

このような状態にあるとき、本考案の異常検出回路はコ
ンピュータＣＰＵの基本クロックを基にしてマシンサイ
クルとステートでリード信号を判断する。

さらにＰ個の異常検出回路のうちＲ個（１≦Ｒ≦Ｐ）の
異常検出回路が同時に異常と判断した場合のみ、ロジッ
ク回路は異常検出信号を出力し、コンピュータＣＰＵは
停止、又はリセットする。

そして外部装置に対しても異常検出回路を出力する。

リード信号が正しい動作の場合、異常検出回路は出力さ
れない。

このように本考案の異常検出回路はコンピュータＣＰＵ
から独立した簡単なハードウェアにより、マシンサイク
ルのフェッチ毎に実施されるので、信頼度の高いコンピ
ュータ異常検出することができる。

以上説明したように、本考案は簡単なロジック回路で構
成されたハードウェアにより、マシンサイクルとフェッ
チ毎に常時コンピュータをチェックしているため、コン
ピュータの異常を検出、防止でき信頼性の高い装置とす
ることができる。

【図面の簡単な説明】

図は本考案の実施例を適用したコンピュータシステムの
ブロック図である。 図において、１・・・・・・ＣＰＵ、 ２・・・・・・
メモリ、３・・・・・・異常検出回路、４・・・・・・
ロジック回路、５・・・・・・アドレスバス、６・・・
・・・データバス、７・・・・・・制御バス、８・・・
・・・リード信号、９・・・・・・タイミング信号、１
０・・・・・・クロック、１１・・・・・・異常検出信
号である。

Claims (1)

【実用新案登録請求の範囲】
1. コンピュータの出力タイミング信号と前記コンピュータ
   のマシンサイクルのフェッチ毎のリード信号との一致を
   前記コンピュータの基本クロックを基にして検出する検
   出回路と、この検出回路の出力が所定値以上のとき異常
   と判定する判定回路とからなることを特徴とするコンピ
   ュータ異常検出回路。