JP2518652B2 - 多重系バス同期システムの割込み診断装置 - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は多重系バス同期システムの割込み診断装置に
関する。

〈従来の技術〉 例えば鉄道信号保安装置等に導入されるコンピータシ
ステムでは、システムの信頼性を高める技術の１つとし
て、複数のコンピータを用い１つが故障したときに他の
コンピータで故障検出及び代用できるようにした多重系
システムがあり、その中の１つの方式として多重系バス
同期システムがある。

このものは、同一処理を行う複数のコンピータの動作
情報をバスレベルで互いに照合し一致・不一致によりシ
ステムの正常・異常を判断し、異常時には制御出力を零
とするフェールセーフな構成になっている。

〈発明が解決しようとする問題点〉 ところで、かかる多重系バス同期システムにおいて、
各CPU毎に入出力インタフェース（以下、I/Oインタフェ
ースとする）を設け、CPUと入出力機器間の情報転送に
際し、この情報転送の準備完了，受信完了等をI/Oイン
タフェースから割込み信号（以下INT信号とする）を各C
PUに出力することによりCPUに知らせる方式のものがあ
る。

そして、従来では、各I/Oインタフェースから対応す
る各CPUに独立にINT信号を入力していた。

この場合、I/Oインタフェースを互いに非同期で動作
させると、動作のずれに起因して各CPUへのINT信号入力
が同期せず異なるデータを取込んでしまい誤動作する惧
れがある。従って、各I/OインタフェースのINT信号出力
も互いに同期させる必要があるが、このための一般的な
方法としてクロックの同期回路を設ければよいが、構成
が複雑になるという問題が発生する。

本発明は上記の実情に鑑みてなされたもので、簡単な
構成で各I/OインタフェースからCPUへのINT信号入力の
同期をとることができる構成とし、更に、その同期機能
の故障検出が行なえる構成を付加することにより、信頼
性の高い多重系バス同期システムの割込み診断装置を提
供することを目的とする。

〈問題点を解決するための手段〉 このため、第１図に示すように第１発明では、同一の
入力情報に対して同一の処理を同期して行う複数のCPU
と、各CPU毎に設けられ互いに非同期の複数の入出力イ
ンタフェースとを備えた多重系バス同期システムにおい
て、各入出力インタフェースからそれぞれ出力される割
込み指令信号の論理和を演算して演算結果を前記各CPU
に入力する論理和演算手段と、前記各割込み指令信号を
一時的に記憶保持する保持手段とを設けると共に、前記
論理和演算結果が割込み指令有りのとき前記保持手段の
前記情報を読込み所定時間内に全ての入出力インタフェ
ースの割込み指令信号情報が存在するとき正常と判定す
る判定手段を前記各CPUに設ける構成とした。

また、第２発明では、第１図に示す如く上記第１発明
の構成に加えて、前記保持手段の記憶情報を周期的に読
込むこの読込んだ情報と前記論理和演算手段の演算結果
とを比較し保持手段に割込み指令信号情報が記憶されて
おり、論理和演算結果が割込み指令信号無しのとき論理
和演算手段が異常であることを検出する異常検出手段を
各CPUに設ける構成とした。

〈作用〉 第１発明によれば、論理和演算手段を介していずれか
のI/OインタフェースからINT信号が出力されたことを知
って、保持手段に記憶保持されたINT信号情報を読込
む。そして、保持手段内に全てのI/Oインタフェースか
らのINT信号が記憶された時点で各CPUが同時に割込み処
理の実行を開始する。この際に、所定時間内に保持手段
に全てのINT信号が記憶されなければ、I/Oインタフェー
ス側に故障あると判断し制御を停止する。これにより、
簡単な構成でI/OインダフェースからのINT信号の同期を
とることができるようになる。

第２発明では、保持手段内の情報記憶状態を周期的に
監視し、その結果と、論理和演算手段の出力状態とを比
較して、保持手段内にINT信号が記憶されているにも拘
わらず論理和演算手段からINT信号有りの出力がないと
きは、論理和演算手段の故障と判定する。これにより、
システムの信頼性を高めることができる。

〈実施例〉 以下、本発明の一実施例を図面に基づいて説明する。

第２図は第１発明のハードウェア構成の一実施例を示
し、２重系に適用した例である。

図において、1,2はそれぞれの系、例えばＡ系とＢ系
のCPUで、バスレベルで照合しながら同期させて同一の
処理を行う。3,4は各CPU1,2に対応するI/Oインタフェー
スで、互いに非同期で同一の動作を平行して行う。これ
らI/Oインタフェース3,4は、情報の入力が完了したとき
や出力準備が完了したときにそれぞれ割込み（INT）信
号を出力する。各系のI/Oインタフェース3,4のINT信号
は論理割演算手段であるOR回路５に入力し、該OR回路５
からＡ系,B系のCPU1,2にINT信号が入力される。

CUP1,2は、前記INT信号が入力すると、各系からのINT
信号を一時的に記憶保持する保持手段としてのラッチ回
路６へ読出し（RD）信号をOR回路７を介して出力し記憶
情報を取込む。そして、取込んだ記憶情報結果とOR回路
５からの入力情報とを比較し、その比較結果によってシ
ステムの故障診断を行う。従って、CP1,2が判定手段に
相当する。

次に第３図のフローチャートに従って第１発明の割込
み処理システムを説明する。

例えば、Ａ系,B系のI/Oインタフェース3,4への情報入
力が完了すると、各I/Oインタフェース3,4はそれぞれIN
T信号をOR回路５及びラッチ回路６へ出力する。これに
より、OR回路５から各CPU1,2にINT信号が入力し第３図
の割込み処理ルーチンが開始する。

ステップ（図中Ｓで示し以下同様とする）１では、各
CPU1,2からRD信号がOR回路７を介してラッチ回路６へ出
力されてラッチ回路６内の情報を取込む。

ステップ２では、ラッチ回路６から取込んだ情報に基
づきＡ系,B系のI/Oインタフェース3,4からINT信号が出
力されたか否かを判定する。

Ａ系,B系のINT信号が共に存在していれば、正常と判
定してステップ３に進み割込み処理を実行する。

また、Ａ系,B系のINT信号が共に存在しないか又はど
ちらか一方だけのときは、ステップ４において所定時間
経過するまで、ステップ1,2の実行を繰返す。所定時間
内にＡ系,B系のINT信号が揃えば、正常と判定してステ
ップ３に進み割込み処理を行う。所定時間内にＡ系,B系
のINT信号が揃わない事態が３回連続したときは、ステ
ップ５でシステムの故障と判断して停止させる。尚、Ａ
系,B系のINT信号が所定時間内に揃わない事態の発生は
連続２回までは許容し、この場合は、ステップ６でラッ
チ回路６のリセットだけを行い割込み処理は行わないよ
うにする。

このように、ラッチ回路６にＡ系,B系I/Oインタフェ
ース3,4からのINT信号が揃った時点でCPU1,2で同時に処
理を開始するようにすれば、互いに非同期なＡ系,B系の
I/Oインタフェース3,4からのINT信号発生によるCPU1,2
の割込み処理動作を実質的に同期させることができる。
そして、従来の同期回路を設ける場合に比べて回路構成
が簡単にできる。また、割込み処理において故障診断が
行え安全性及び信頼性を向上できる。

次に第２発明の一実施例について説明する。尚、第２
発明のハードウェア構成は第１発明と同一であり、ソフ
トウェア構成が異なるだけなので、ここでは、ハードウ
ェア構成の説明は省略しソフトウェア構成についてだけ
説明する。

第４図及び第５図は第２発明の一実施例を示すフロー
チャートで、第４図は第１発明の割込み回路の監視処理
を含む定周期処理ルーチンを示し、第５図は前記割込み
回路の監視ルーチンを示す。

まず、第４図の定周期処理は、タイマにより一定の周
期で実行され、ステップ10で割込み回路の監視処理を実
行する。

前記割込み回路の監視処理を第５図のフローチャート
に従って説明する。

まず、ステップ11では、前記タイマ周期で各CPU1,2か
らRD信号を出力してラッチ回路６の情報を取込む。

ステップ12では、Ａ系,B系のINT信号が存在している
か否かを判定する。

I/Oインタフェース3,4からCPU1,2にINT信号の入力が
なく両系共に存在しなければ正常と判定し監視処理を終
了し定周期処理側に戻る。また、前記INT信号が各CPU1,
2に入力しないにも拘わらず両系共又はどちらかのINT信
号が存在している事態が発生している場合、ステップ13
で連続２回までは許容するが３回連続したときはOR回路
５が故障であると判定してシステムを停止する。

尚、前記監視処理中にI/Oインタフェース3,4からのIN
T信号が入力したときは、第３図の割込み処理ルーチン
が優先されて実行される。

このように、定周期でラッチ回路６内の記憶情報を監
視することによって、INT信号が発生しているにも拘わ
らずOR回路５の故障により両系のCPU1,2にINT信号が入
力しない事態を検出することができるので、信頼性をよ
り一層向上できる。

〈発明の効果〉 以上述べたように第１発明によれば、簡単な回路構成
で非同期の入出力インタフェースからの割込みの同期を
とることができるので、回路構成を簡素化できる。ま
た、割込みの故障診断が行え信頼性を向上できる。

更に、第２発明によれば、割込み回路の故障検出が行
なえるので、より一層信頼性を高めることができる。

【図面の簡単な説明】

第１図は第１及び第２発明の構成を説明するブロック
図、第２図は第１及び第２発明の一実施例を示すハード
ウェア構成図、第３図は第１発明の一実施例を示すフロ
ーチャート、第４図及び第５図は第２発明の一実施例を
示すフローチャートで、第４図は定周期処理、第５図は
割込み回路監視処理を示す。 1,2……CPU、3,4……I/Oインタフェース、5,7……OR回
路、６……ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 安雄 埼玉県浦和市上木崎１丁目13番８号 日 本信号株式会社与野工場内 (72)発明者 井上 鉱司 埼玉県浦和市上木崎１丁目13番８号 日 本信号株式会社与野工場内 (56)参考文献 特開 昭54−105937（ＪＰ，Ａ) 特開 昭55−23577（ＪＰ，Ａ) 特開 昭53−71545（ＪＰ，Ａ) 特開 昭57−164345（ＪＰ，Ａ) 実開 昭58−97666（ＪＰ，Ｕ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】同一の入力情報に対して同一の処理を同期
   して行う複数のCPUと、各CPU毎に設けられ互いに非同期
   の複数の入出力インタフェースとを備えた多重系バス同
   期システムにおいて、前記各入出力インタフェースから
   それぞれ出力される割込み指令信号の論理和を演算して
   演算結果を前記各CPUに入力する論理和演算手段と、前
   記各割込み指令信号を一時的に記憶保持する保持手段と
   を設けると共に、前記論理和演算結果が割込み指令有り
   のとき前記保持手段の記憶情報を読込み所定時間内に全
   ての入出力インタフェースの割込み指令信号情報が存在
   するとき正常と判定する判定手段を前記各CPUに設けた
   ことを特徴とする多重系バス同期システムの割込み診断
   装置。
2. 【請求項２】同一の入力情報に対して同一の処理を同期
   して行う複数のCPUと、各CPU毎に設けられ互いに非同期
   の複数の入出力インタフェースとを備えた多重系バス同
   期システムにおいて、前記各入出力インタフェースから
   それぞれ出力される割込み指令信号の論理和を演算して
   演算結果を前記各CPUに入力する論理和演算手段と、前
   記各割込み指令信号を一時的に記憶保持する保持手段と
   を設けると共に、前記論理和演算結果が割込み指令有り
   のとき前記保持手段の記憶情報を読込み所定時間内に全
   ての入出力インタフェースの割込み指令信号情報が存在
   するとき正常と判定する判定手段と、前記保持手段の記
   憶情報を周期的に読込みこの読込んだ情報と前記論理和
   演算手段の演算結果とを比較し保持手段に割込み指令信
   号情報が記憶されており、論理和演算結果が割込み指令
   信号無しのとき論理和演算手段が異常であることを検出
   する異常検出手段とを前記各CPUに設けたことを特徴と
   する多重系バス同期システムの割込み診断装置。