JPS60112155A - 障害識別方式 - Google Patents
障害識別方式Info
- Publication number
- JPS60112155A JPS60112155A JP58219401A JP21940183A JPS60112155A JP S60112155 A JPS60112155 A JP S60112155A JP 58219401 A JP58219401 A JP 58219401A JP 21940183 A JP21940183 A JP 21940183A JP S60112155 A JPS60112155 A JP S60112155A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- unit
- data
- cycle
- delay latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、簡便で識別能力の大きな障害分析方式に係り
、特に、複数の論理ユニットが共通のバスにより接続さ
れているようなシステムで、障害発生ユニットを指摘す
るのに好適な方式に関する。
、特に、複数の論理ユニットが共通のバスにより接続さ
れているようなシステムで、障害発生ユニットを指摘す
るのに好適な方式に関する。
近年、電子計算機が社会に浸透し、さまざまな分野で利
用されるようになるのに従い、その障害の影響も大きく
なってきている。これに伴い、電子計算機システムの信
頼性番（対する要求が、ますます強くなってきている。
用されるようになるのに従い、その障害の影響も大きく
なってきている。これに伴い、電子計算機システムの信
頼性番（対する要求が、ますます強くなってきている。
この要求は一般化されてＲＡ Ｓ （Ｒｅ１ｉａｈｉム
ｔｙ 、 Ａｖａｉｌａｂｉｌｉｔｙａｎｔｔｓａτυ
１ｃｅａｂｉムｔ、ｙ ）の概念さして知られ、電子計
算機システム設計の際に、大きな部分を形成するに到っ
ている。Ｌ、かし他方では、そのためのハードウェア量
も、かなりの割合を占めるようになってきている。この
ため、できる限り少ないハードウェア量で、障害の検出
及び解析能力の大きな方式が要求されている。
ｔｙ 、 Ａｖａｉｌａｂｉｌｉｔｙａｎｔｔｓａτυ
１ｃｅａｂｉムｔ、ｙ ）の概念さして知られ、電子計
算機システム設計の際に、大きな部分を形成するに到っ
ている。Ｌ、かし他方では、そのためのハードウェア量
も、かなりの割合を占めるようになってきている。この
ため、できる限り少ないハードウェア量で、障害の検出
及び解析能力の大きな方式が要求されている。
従来から障害検出の方法として、信号線の紅に冗長性を
持たせることが広く行なわれている。。
持たせることが広く行なわれている。。
例えば、パスラインへのパリティビットの追加は、この
例である。バスからデータを受け取ったユニットは、・
寸すティチーノクにより、データの誤りを検出すること
ができる。第１図は、共通（７＞ ハス７を用いて、ユ
ニット１からユニット４が接続されているようなシステ
ムの例を示す。ユニット１が、バス７からデータを受け
取る時に、パリティチェッカ１ｏが検出した誤りは、制
御ユニット５に、マシンチーツク要求きじｔ報告される
。この要求が受け付けられると、制御ユニット５は、シ
ステムのクロックを停止する。その後、制御は、このシ
ステムとは独立に動作可能なサービスプロセッサ６に移
すレ、これが障害の解析を行なう。ところが、この場合
０、パリティ誤りの検出からクロック停止までの間に何
サイクルかの動作が必要であり、そのため３、パリティ
誤りがどのユニットの障害によって生じたものかを識別
することは、この才までは困難である。
例である。バスからデータを受け取ったユニットは、・
寸すティチーノクにより、データの誤りを検出すること
ができる。第１図は、共通（７＞ ハス７を用いて、ユ
ニット１からユニット４が接続されているようなシステ
ムの例を示す。ユニット１が、バス７からデータを受け
取る時に、パリティチェッカ１ｏが検出した誤りは、制
御ユニット５に、マシンチーツク要求きじｔ報告される
。この要求が受け付けられると、制御ユニット５は、シ
ステムのクロックを停止する。その後、制御は、このシ
ステムとは独立に動作可能なサービスプロセッサ６に移
すレ、これが障害の解析を行なう。ところが、この場合
０、パリティ誤りの検出からクロック停止までの間に何
サイクルかの動作が必要であり、そのため３、パリティ
誤りがどのユニットの障害によって生じたものかを識別
することは、この才までは困難である。
本発明の目的は、上記システムの簡単な誤り検出構造を
有効に利用し、わずかな付加回路により、障害発生部位
の良好な識別能力を得る方法を提供することにある。
有効に利用し、わずかな付加回路により、障害発生部位
の良好な識別能力を得る方法を提供することにある。
この目的のためには、障害の解析時に、どのユニットが
バスにデータを送出した時に誤りが検出されたかを示す
情報を、どこかに保存しておけばよい。そこで、各論理
ユニット毎に、バスにデータを送出したことを記憶する
遅延ラッチを設ける方法を考案した。誤り検出時には、
システムを停止した後で、その遅延ラッチを走査するこ
とにより、障害発生ユニットを識別することができる。
バスにデータを送出した時に誤りが検出されたかを示す
情報を、どこかに保存しておけばよい。そこで、各論理
ユニット毎に、バスにデータを送出したことを記憶する
遅延ラッチを設ける方法を考案した。誤り検出時には、
システムを停止した後で、その遅延ラッチを走査するこ
とにより、障害発生ユニットを識別することができる。
以下、本発明の実施例について説明する。第２図には、
第１図と同様に、４つの論理ユニットが共通のバス７を
用いて接続されているシステムが示されている。各論理
ユニットは、制御ユニット５の制御の下に、共通のクロ
ックで制御されている。本実施例においては、クロック
は第３図に示したように５相に分かれているものとする
。ひとつのサイクルはＴＯに始まりＴ４で終る。サイク
ルが連続している時には、ＴＯとＴ４は時間的に完全に
重なる。
第１図と同様に、４つの論理ユニットが共通のバス７を
用いて接続されているシステムが示されている。各論理
ユニットは、制御ユニット５の制御の下に、共通のクロ
ックで制御されている。本実施例においては、クロック
は第３図に示したように５相に分かれているものとする
。ひとつのサイクルはＴＯに始まりＴ４で終る。サイク
ルが連続している時には、ＴＯとＴ４は時間的に完全に
重なる。
ユニット１がバスからデータを取り入れる場合を考えよ
う。この時、バス上のデータは、パリティチーツカ１０
によりチーツクされる。データはユニット２ 、３ 、
４のどれかひとつから送出される。それに応じて、遅延
ラッチの組、２１−２２．３１−３２及び４１−４２の
どれかが動作する。
う。この時、バス上のデータは、パリティチーツカ１０
によりチーツクされる。データはユニット２ 、３ 、
４のどれかひとつから送出される。それに応じて、遅延
ラッチの組、２１−２２．３１−３２及び４１−４２の
どれかが動作する。
例えば、ユニット２がバスにデータを送出するラッチ２
１、ＤＳＣＥラッチ２２が順次セットされる。通、常の
場合は、どれかのユニットが、バスにデータを送出する
度に、同様のサイクルが繰返される。
１、ＤＳＣＥラッチ２２が順次セットされる。通、常の
場合は、どれかのユニットが、バスにデータを送出する
度に、同様のサイクルが繰返される。
次に、誤りが検出された場合の動作について説明する。
パリティチェッカ１０で検出されたパリティ誤りは、Ｔ
４のタイミングで制御ユニット５に、マシンチーツクと
して報告される。制御ユニット５は、１゛２で要求を受
け付け、その直後のＴ５からクロックを停止する。その
ため、ＤＳＣＥ２２のＴ４での更新が抑止され、その結
果そこには、そのユニットがバスにデータを送出したと
いう情報が保存されることになる。
４のタイミングで制御ユニット５に、マシンチーツクと
して報告される。制御ユニット５は、１゛２で要求を受
け付け、その直後のＴ５からクロックを停止する。その
ため、ＤＳＣＥ２２のＴ４での更新が抑止され、その結
果そこには、そのユニットがバスにデータを送出したと
いう情報が保存されることになる。
第４図に示したように、遅延ラッチ１２ 、２２ 。
３２及び４２の出力は、セレクタ５１を介して、サービ
スプロセッサ６に接続されている。障害解析に際し、サ
ービスプロセッサ６は、これらの遅延ラッチの値を次々
に見てゆくことにより、誤りを検出した時に、バスにデ
ータを送出したユニットを識別することができる。
スプロセッサ６に接続されている。障害解析に際し、サ
ービスプロセッサ６は、これらの遅延ラッチの値を次々
に見てゆくことにより、誤りを検出した時に、バスにデ
ータを送出したユニットを識別することができる。
なお、本実施例では、ユニット数が４つの場合について
説明したが、それがいくつの場合でも本質的に違いがな
いことは明らかである。また、本実施例では、ユニット
毎にひと組ずつ遅延ラッチを設けたが、これも本質的で
はない。
説明したが、それがいくつの場合でも本質的に違いがな
いことは明らかである。また、本実施例では、ユニット
毎にひと組ずつ遅延ラッチを設けたが、これも本質的で
はない。
必要性に応じて、いくつかのユニットをまとめて１組に
してもよいし、また、ひとつのユニットの中を分割して
何組かの遅延ラッチを設けてもよい。また、本実施例で
は、テ゛−夕を受け取るユニットをユニット１に限定し
て説明したが、これも本質的な制限ではない。データを
受け取るユニット毎にチェック機能を持たせれば、制御
ユニット５やサービスプロセッサ６の動作は変更する必
要がない。さらに、バスが十分短くて、バスを伝わる間
に生じる誤りの可能性が無視できる場合には、ひとつの
ユニットにだけチーツカを設ければ、どのようなユニッ
トの組合せでもデータ転送を監視できることは明らかで
ある。また、バスデータの誤り検出はパリティチーツク
法に限定されず、任意の誤り検出法が可能な事は明らか
である。本実施例では、クロックが５相の場合について
説明したが、データの送出からクロック停止までのクロ
ック数に応１じて遅延ラッチの段数を増減することによ
り、どのような相数のクロックを用いたシステムでも実
施可能であることも明らかである。
してもよいし、また、ひとつのユニットの中を分割して
何組かの遅延ラッチを設けてもよい。また、本実施例で
は、テ゛−夕を受け取るユニットをユニット１に限定し
て説明したが、これも本質的な制限ではない。データを
受け取るユニット毎にチェック機能を持たせれば、制御
ユニット５やサービスプロセッサ６の動作は変更する必
要がない。さらに、バスが十分短くて、バスを伝わる間
に生じる誤りの可能性が無視できる場合には、ひとつの
ユニットにだけチーツカを設ければ、どのようなユニッ
トの組合せでもデータ転送を監視できることは明らかで
ある。また、バスデータの誤り検出はパリティチーツク
法に限定されず、任意の誤り検出法が可能な事は明らか
である。本実施例では、クロックが５相の場合について
説明したが、データの送出からクロック停止までのクロ
ック数に応１じて遅延ラッチの段数を増減することによ
り、どのような相数のクロックを用いたシステムでも実
施可能であることも明らかである。
このようにして、本発明の方式によれば、各論理ユニシ
トごとに、わずかなハードウェア量の追加で、良好な障
害識別能力が得られる。
トごとに、わずかなハードウェア量の追加で、良好な障
害識別能力が得られる。
第１図は、バスにより接続されたシステムの従来例のブ
ロック図、第２図は、本発明の一実施例のブロック図、
第３図は、誤り検出時のタイムチャート図、第４図は本
発明の実施例の付加回路図である。 １〜４・・・論理ユニット、 ５・・・制御ユニット、 ６・・・サービスプロセッサ、 ７・・・共通バス、 １０・・・ハリティチェッカ、 ５′１・・・セレクタ、 ２１１・・・信号線。 第 ｌ 図 第 ２ 図 ２ ｊ ４ 第 ３ 図 境 ４ 図
ロック図、第２図は、本発明の一実施例のブロック図、
第３図は、誤り検出時のタイムチャート図、第４図は本
発明の実施例の付加回路図である。 １〜４・・・論理ユニット、 ５・・・制御ユニット、 ６・・・サービスプロセッサ、 ７・・・共通バス、 １０・・・ハリティチェッカ、 ５′１・・・セレクタ、 ２１１・・・信号線。 第 ｌ 図 第 ２ 図 ２ ｊ ４ 第 ３ 図 境 ４ 図
Claims (1)
- １、 複りの論理ユニットが共通のバスにより接続され
ているシステムにおい゛Ｃ１各論理ユニットに、データ
をバスに送出した事を示す遅延ラッチを設り、バスデー
タを受け取った論理ユニットで障害を検出した場合、前
記遅延ラッチの値に依り、バステ゛−タ転送時の故障部
位を識別することを特徴さする障害識別方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219401A JPS60112155A (ja) | 1983-11-24 | 1983-11-24 | 障害識別方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219401A JPS60112155A (ja) | 1983-11-24 | 1983-11-24 | 障害識別方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60112155A true JPS60112155A (ja) | 1985-06-18 |
Family
ID=16734830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219401A Pending JPS60112155A (ja) | 1983-11-24 | 1983-11-24 | 障害識別方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04344962A (ja) * | 1991-05-22 | 1992-12-01 | Fujitsu Ltd | 端末制御方法及び端末装置 |
-
1983
- 1983-11-24 JP JP58219401A patent/JPS60112155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04344962A (ja) * | 1991-05-22 | 1992-12-01 | Fujitsu Ltd | 端末制御方法及び端末装置 |
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