JPH0568728B2 - - Google Patents
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- JPH0568728B2 JPH0568728B2 JP61062602A JP6260286A JPH0568728B2 JP H0568728 B2 JPH0568728 B2 JP H0568728B2 JP 61062602 A JP61062602 A JP 61062602A JP 6260286 A JP6260286 A JP 6260286A JP H0568728 B2 JPH0568728 B2 JP H0568728B2
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- JP
- Japan
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- bus
- error
- error detection
- bus control
- signal
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 56
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 238000012546 transfer Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は異種装置間相互を接続するバス制御方
式、さらに詳しく云えば１つの主プロセサ、複数
の従プロセサおよび入出力装置がそれぞれ１：１
に接続された複数のバス制御装置をバスに接続
し、バス上のアドレス・データを前記全バス制御
装置によつて同時にエラーチエツクし、バス制御
装置の１つからでもエラーが検出された場合、共
通エラー信号を真とすることによつてエラー処理
を行なうバス制御方式に関する。
式、さらに詳しく云えば１つの主プロセサ、複数
の従プロセサおよび入出力装置がそれぞれ１：１
に接続された複数のバス制御装置をバスに接続
し、バス上のアドレス・データを前記全バス制御
装置によつて同時にエラーチエツクし、バス制御
装置の１つからでもエラーが検出された場合、共
通エラー信号を真とすることによつてエラー処理
を行なうバス制御方式に関する。
（従来の技術）
従来、この種のバス制御方式はアドレス・デー
タ受信時にバスに接続された全てのバス制御装置
がエラー検出を行なつており、エラーを検出した
場合、ワイヤードオア接続された共通エラー信号
を真とし、全装置に対し例外サイクルとなること
を知らせるとともに主プロセサに対してバス上に
バスエラーが発生したことを報告していた。
タ受信時にバスに接続された全てのバス制御装置
がエラー検出を行なつており、エラーを検出した
場合、ワイヤードオア接続された共通エラー信号
を真とし、全装置に対し例外サイクルとなること
を知らせるとともに主プロセサに対してバス上に
バスエラーが発生したことを報告していた。
（発明が解決しようとする問題点）
したがつて、エラーが発生した場合、バスエラ
ーがパリテイ発生回路の故障、バスの故障等送信
側の故障によるものか、各装置のパリテイ検出回
路等受信側の故障によるものか判断できないとい
う欠点があつた。
ーがパリテイ発生回路の故障、バスの故障等送信
側の故障によるものか、各装置のパリテイ検出回
路等受信側の故障によるものか判断できないとい
う欠点があつた。
本発明の目的はエラーが発生した場合、エラー
発生のバス制御装置を直ちに特定できるバス制御
方式を提供することにある。
発生のバス制御装置を直ちに特定できるバス制御
方式を提供することにある。
（問題点を解決するための手段）
前記目的を達成するために本発明によるバス制
御方式は１つの主プロセサ、複数の従プロセサお
よび入出力装置がそれぞれ１：１に接続された複
数のバス制御装置をバスに接続し、バス上のアド
レス・データを前記全バス制御装置によつて同時
にエラーチエツクし、バス制御装置の１つからで
もエラーが検出された場合、共通エラー信号を真
とすることによつてエラー処理を行なうバス制御
方式において、各バス制御装置対応に、エラーが
検出されたとき、自装置に割当てられている時刻
にエラー報告信号を発生するエラー検出報告信号
発生回路をそれぞれ設け、各エラー検出報告信号
発生回路出力をワイヤードオア接続し、ワイヤー
ドオア信号線よりエラー検出報告信号を受けたと
き、時分割により割当てられた時刻に基づき、バ
スエラーを検出したバス制御装置を判別するエラ
ー検出装置判別回路と、前記エラー検出装置判別
回路が判別したエラー検出装置を主プロセサに報
告するバスエラー検出装置報告手段とを設けて構
成してある。
御方式は１つの主プロセサ、複数の従プロセサお
よび入出力装置がそれぞれ１：１に接続された複
数のバス制御装置をバスに接続し、バス上のアド
レス・データを前記全バス制御装置によつて同時
にエラーチエツクし、バス制御装置の１つからで
もエラーが検出された場合、共通エラー信号を真
とすることによつてエラー処理を行なうバス制御
方式において、各バス制御装置対応に、エラーが
検出されたとき、自装置に割当てられている時刻
にエラー報告信号を発生するエラー検出報告信号
発生回路をそれぞれ設け、各エラー検出報告信号
発生回路出力をワイヤードオア接続し、ワイヤー
ドオア信号線よりエラー検出報告信号を受けたと
き、時分割により割当てられた時刻に基づき、バ
スエラーを検出したバス制御装置を判別するエラ
ー検出装置判別回路と、前記エラー検出装置判別
回路が判別したエラー検出装置を主プロセサに報
告するバスエラー検出装置報告手段とを設けて構
成してある。
（実施例）
以下、図面を参照して本発明をさらに詳しく説
明する。第１図は本発明によるバス制御方式の実
施例を示すブロツク図である。
明する。第１図は本発明によるバス制御方式の実
施例を示すブロツク図である。
本実施例は従プロセサ９Ａがバス制御装置８Ａ
を、入出力装置９Ｂがバス制御装置８Ｂを、主プ
ロセサ９Ｃが制御装置８Ｃをそれぞれ介してアド
レス・データバスに接続される例である。
を、入出力装置９Ｂがバス制御装置８Ｂを、主プ
ロセサ９Ｃが制御装置８Ｃをそれぞれ介してアド
レス・データバスに接続される例である。
従プロセサおよび入出力装置は本図に示す以外
にもバスに多数接続されている。
にもバスに多数接続されている。
各バス制御装置８Ａ，８Ｂ，８Ｃにはバスエラ
ー検出回路１、エラー検出報告信号発生回路４お
よび例外サイクル発生回路３が共通に設けられて
いる。また、主プロセサ９Ｃに接続されているバ
ス制御装置８Ｃにはエラー検出装置判別回路７が
設置されている。
ー検出回路１、エラー検出報告信号発生回路４お
よび例外サイクル発生回路３が共通に設けられて
いる。また、主プロセサ９Ｃに接続されているバ
ス制御装置８Ｃにはエラー検出装置判別回路７が
設置されている。
バスエラー検出回路１はデータ転送と同時に、
バス上のデータのすべてのエラーチエツクを行な
うもので、その結果はワイヤードオア接続された
共通エラー信号線２とエラー検出報告信号発生４
に送出される。エラー検出報告信号発生回路４は
エラーが検出された場合、予じめ規定された時刻
規定に基づき、エラー検出報告信号を発生し、そ
のエラー検出報告信号はワイヤードオア接続され
たエラー検出報告信号線６に送出される。
バス上のデータのすべてのエラーチエツクを行な
うもので、その結果はワイヤードオア接続された
共通エラー信号線２とエラー検出報告信号発生４
に送出される。エラー検出報告信号発生回路４は
エラーが検出された場合、予じめ規定された時刻
規定に基づき、エラー検出報告信号を発生し、そ
のエラー検出報告信号はワイヤードオア接続され
たエラー検出報告信号線６に送出される。
例外サイクル発生回路３は共通エラー信号を監
視し、エラーが発生した場合、例外サイクルを発
生させる回路である。
視し、エラーが発生した場合、例外サイクルを発
生させる回路である。
エラー検出装置判別回路７は共通エラー信号と
エラー検出報告信号から各バス制御装置の時刻規
定によりエラー検出を行なつた装置とエラー検出
を行なわなかつた装置を判別する回路である。
エラー検出報告信号から各バス制御装置の時刻規
定によりエラー検出を行なつた装置とエラー検出
を行なわなかつた装置を判別する回路である。
次に第２図、第３図、第４図のタイミングチヤ
ートを用いて、動作を説明する。
ートを用いて、動作を説明する。
第２図のバスクロツクで動作する同期式バスに
おいて、バスに対して転送要求権を持つたバス制
御装置がアドレス転送を行なつたとき（第２図
ａ，ｂ）、全てのバス制御装置１〜ｎは同一タイ
ミングによりエラーチエツクを行なう（第２図
b′）。
おいて、バスに対して転送要求権を持つたバス制
御装置がアドレス転送を行なつたとき（第２図
ａ，ｂ）、全てのバス制御装置１〜ｎは同一タイ
ミングによりエラーチエツクを行なう（第２図
b′）。
本例の場合、例えばアドレス転送の送信側に故
障があり、すべてのバス制御装置がエラーを検出
することを想定している。
障があり、すべてのバス制御装置がエラーを検出
することを想定している。
したがつて、アドレス転送に関し、すべてのバ
ス制御装置は共通エラー信号を真にする（第２図
ｃ）。そしてバス制御装置１は共通エラー信号発
生から１クロツク目という規定された時刻（T1）
にエラー検出報告信号を発生し（第２図ｄ）、バ
ス制御装置２は共通エラー信号発生から２クロツ
ク目という規定された時刻（T2）にエラー検出
報告信号を発生する（第２図ｅ）。以下、同様に
バス制御装置ｎまでｎクロツク目にエラー検出報
告信号を発生する（第２図ｇ）。このときのエラ
ー検出報告信号線の信号は第２図ｈである。
ス制御装置は共通エラー信号を真にする（第２図
ｃ）。そしてバス制御装置１は共通エラー信号発
生から１クロツク目という規定された時刻（T1）
にエラー検出報告信号を発生し（第２図ｄ）、バ
ス制御装置２は共通エラー信号発生から２クロツ
ク目という規定された時刻（T2）にエラー検出
報告信号を発生する（第２図ｅ）。以下、同様に
バス制御装置ｎまでｎクロツク目にエラー検出報
告信号を発生する（第２図ｇ）。このときのエラ
ー検出報告信号線の信号は第２図ｈである。
一方、共通エラー信号を監視している各バス制
御装置の例外サイクル発生回路３は共通エラー信
号の真を検出すると、バス転送を中断しシーケン
スを初期化する。
御装置の例外サイクル発生回路３は共通エラー信
号の真を検出すると、バス転送を中断しシーケン
スを初期化する。
エラー検出装置判別回路７は共通エラー信号が
真になつてからエラー検出報告信号が入力するま
での時間（T1〜Tn）を判定しており、その規定
時間によりエラー検出がどのバス制御装置によつ
て行なわれたか判定している。本例の場合はすべ
てのバス制御装置がエラーを検出したと判定し、
その結果はバスエラー検出装置報告手段１０によ
り主プロセサ９Ｃに報告される。主プロセサ９Ｃ
エラー報告の内容から全バス制御装置１〜ｎから
のエラー報告であるので、各バス制御装置のバス
エラー検出回路等の故障ではなく、アドレス転送
の送信側またはバスに故障があると判断できる。
真になつてからエラー検出報告信号が入力するま
での時間（T1〜Tn）を判定しており、その規定
時間によりエラー検出がどのバス制御装置によつ
て行なわれたか判定している。本例の場合はすべ
てのバス制御装置がエラーを検出したと判定し、
その結果はバスエラー検出装置報告手段１０によ
り主プロセサ９Ｃに報告される。主プロセサ９Ｃ
エラー報告の内容から全バス制御装置１〜ｎから
のエラー報告であるので、各バス制御装置のバス
エラー検出回路等の故障ではなく、アドレス転送
の送信側またはバスに故障があると判断できる。
第３図はアドレス転送の送信側が故障ですべて
のバス制御装置からエラー報告がなされなければ
ならないのにもかかわらず、あるバス制御装置の
バスエラー検出回路に故障が発生し、そのバス制
御装置よりエラー検出が報告されないときのタイ
ムチヤートである。故障が発生したバスエラー検
出回路を持つバス制御装置を３であるとする。共
通エラー信号が真となつてからそれぞれ規定の時
刻にエラー検出報告信号が真にならなければなら
ない。しかし、共通エラー信号発生からT3時間
後のエラー検出報告信号は真となつていない。
のバス制御装置からエラー報告がなされなければ
ならないのにもかかわらず、あるバス制御装置の
バスエラー検出回路に故障が発生し、そのバス制
御装置よりエラー検出が報告されないときのタイ
ムチヤートである。故障が発生したバスエラー検
出回路を持つバス制御装置を３であるとする。共
通エラー信号が真となつてからそれぞれ規定の時
刻にエラー検出報告信号が真にならなければなら
ない。しかし、共通エラー信号発生からT3時間
後のエラー検出報告信号は真となつていない。
したがつて主プロセサはバス制御装置３のバス
エラー検出回路に故障が発生したことを知ること
ができる。
エラー検出回路に故障が発生したことを知ること
ができる。
第４図はあるバス制御装置のバスエラー検出回
路に故障が発生し、不正なエラー報告が行なわれ
る場合のタイミングチヤートである。
路に故障が発生し、不正なエラー報告が行なわれ
る場合のタイミングチヤートである。
上記故障を発生したバスエラー検出回路を持つ
バス制御装置を２とする。
バス制御装置を２とする。
すべて正常であるならば共通エラー信号はもち
ろんエラー検出報告信号も真になることはない。
共通エラー信号が真になつたことで故障が発生し
ていることを判別でき、共通エラー信号発生から
T2時間後にエラー検出報告信号が真になつてい
るので、主プロセサ９Ｃはバス制御装置２のバス
エラー検出回路の故障を知ることができる。
ろんエラー検出報告信号も真になることはない。
共通エラー信号が真になつたことで故障が発生し
ていることを判別でき、共通エラー信号発生から
T2時間後にエラー検出報告信号が真になつてい
るので、主プロセサ９Ｃはバス制御装置２のバス
エラー検出回路の故障を知ることができる。
（発明の効果）
本発明は以上、詳しく説明したように従プロセ
サ、入出力装置、主プロセサ対応に設けられ、バ
スに接続されている各バス制御装置に、バスエラ
ーが検出された場合、そのバス制御装置に与えら
れている時刻規定に基づき、バスエラー検出報告
信号を発生し、ワイヤードオア接続されているエ
ラー検出報告信号線に送出するエラー検出報告信
号発生回路を設け、これを受信しエラー検出装置
を時刻規定により判別するエラー検出装置判別回
路およびその判別結果を主プロセサに報告するバ
スエラー検出装置報告手段を、主プロセサ対応の
バス制御装置に設けることにより、バスエラー発
生時にエラー発生箇所の切り分けができ、エラー
発生のバス制御装置の特定が即時にできるという
効果がある。
サ、入出力装置、主プロセサ対応に設けられ、バ
スに接続されている各バス制御装置に、バスエラ
ーが検出された場合、そのバス制御装置に与えら
れている時刻規定に基づき、バスエラー検出報告
信号を発生し、ワイヤードオア接続されているエ
ラー検出報告信号線に送出するエラー検出報告信
号発生回路を設け、これを受信しエラー検出装置
を時刻規定により判別するエラー検出装置判別回
路およびその判別結果を主プロセサに報告するバ
スエラー検出装置報告手段を、主プロセサ対応の
バス制御装置に設けることにより、バスエラー発
生時にエラー発生箇所の切り分けができ、エラー
発生のバス制御装置の特定が即時にできるという
効果がある。
第１図は本発明によるバス制御方式の実施例を
示す回路ブロツク図、第２図はアドレス転送の送
信側等が故障の場合のタイミングチヤート、第３
図はアドレス転送の送信側等が故障ですべての装
置からのエラー検出報告信号が真にならなければ
ならないにもかかわらず、あるバス制御装置のバ
スエラー検出回路に故障が発生し、エラー検出が
報告されないときのタイミングチヤート、第４図
はあるバス制御装置のバスエラー検出回路に故障
が発生し不正なエラー報告が行なわれているとき
のタイミングチヤートである。 １……バスエラー検出回路、２……共通エラー
信号、３……例外サイクル発生回路、４……エラ
ー検出報告信号発生回路、５……アドレス・デー
タバス、６……エラー検出報告信号、７……エラ
ー検出装置判別回路、８Ａ……従プロセサのバス
制御装置、８Ｂ……入出力装置のバス制御装置、
８Ｃ……主プロセサのバス制御装置、９Ａ……従
プロセサ、９Ｂ……入出力装置、９Ｃ……主プロ
セサ、１０……バスエラー検出装置報告手段。
示す回路ブロツク図、第２図はアドレス転送の送
信側等が故障の場合のタイミングチヤート、第３
図はアドレス転送の送信側等が故障ですべての装
置からのエラー検出報告信号が真にならなければ
ならないにもかかわらず、あるバス制御装置のバ
スエラー検出回路に故障が発生し、エラー検出が
報告されないときのタイミングチヤート、第４図
はあるバス制御装置のバスエラー検出回路に故障
が発生し不正なエラー報告が行なわれているとき
のタイミングチヤートである。 １……バスエラー検出回路、２……共通エラー
信号、３……例外サイクル発生回路、４……エラ
ー検出報告信号発生回路、５……アドレス・デー
タバス、６……エラー検出報告信号、７……エラ
ー検出装置判別回路、８Ａ……従プロセサのバス
制御装置、８Ｂ……入出力装置のバス制御装置、
８Ｃ……主プロセサのバス制御装置、９Ａ……従
プロセサ、９Ｂ……入出力装置、９Ｃ……主プロ
セサ、１０……バスエラー検出装置報告手段。
Claims (1)
- １ １つの主プロセサ、複数の従プロセサおよび
入出力装置がそれぞれ１：１に接続された複数の
バス制御装置をバスに接続し、バス上のアドレ
ス・データを前記全バス制御装置によつて同時に
エラーチエツクし、バス制御装置の１つからでも
エラーが検出された場合、共通エラー信号を真と
することによつてエラー処理を行なうバス制御方
式において、各バス制御装置対応に、エラーが検
出されたとき、自装置に割当てられている時刻に
エラー報告信号を発生するエラー検出報告信号発
生回路をそれぞれ設け、各エラー検出報告信号発
生回路出力をワイヤードオア接続し、ワイヤード
オア信号線よりエラー検出報告信号を受けたと
き、時分割により割当てられた時刻に基づき、バ
スエラーを検出したバス制御装置を判別するエラ
ー検出装置判別回路と、前記エラー検出装置判別
回路が判別したエラー検出装置を主プロセサに報
告するバスエラー検出装置報告手段とを設けたこ
とを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062602A JPS62219149A (ja) | 1986-03-20 | 1986-03-20 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062602A JPS62219149A (ja) | 1986-03-20 | 1986-03-20 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219149A JPS62219149A (ja) | 1987-09-26 |
| JPH0568728B2 true JPH0568728B2 (ja) | 1993-09-29 |
Family
ID=13205039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062602A Granted JPS62219149A (ja) | 1986-03-20 | 1986-03-20 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219149A (ja) |
-
1986
- 1986-03-20 JP JP61062602A patent/JPS62219149A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62219149A (ja) | 1987-09-26 |
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Legal Events
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