JPS5866136A - 割り込み検出方法 - Google Patents
割り込み検出方法Info
- Publication number
- JPS5866136A JPS5866136A JP16457881A JP16457881A JPS5866136A JP S5866136 A JPS5866136 A JP S5866136A JP 16457881 A JP16457881 A JP 16457881A JP 16457881 A JP16457881 A JP 16457881A JP S5866136 A JPS5866136 A JP S5866136A
- Authority
- JP
- Japan
- Prior art keywords
- interruption
- interrupt
- card
- generated
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、中央処理部９周辺機器制御部、プロセス入出
力部などがプリント基板別に分れ、それらをマザーノー
ドに実装する形態の計算機の割り込み検出方式に関する
。
力部などがプリント基板別に分れ、それらをマザーノー
ドに実装する形態の計算機の割り込み検出方式に関する
。
通電、計算機では、周辺機器制御部、プロセス入出力部
（これらを以下「インタフェースカード」と呼ぶ）から
の緊急を要する情報や、まれに発生する情報を割り込み
によって中央演算処理部に伝達する手段がとられている
。この割込制御方式には割込検出信号を各インタフェー
スカードが挿入される位置毎罠、物理的に割り振り割り
込みを検出する方式や、所謂連続して接続されているい
もづる方式の割り込み検出方式がある。
（これらを以下「インタフェースカード」と呼ぶ）から
の緊急を要する情報や、まれに発生する情報を割り込み
によって中央演算処理部に伝達する手段がとられている
。この割込制御方式には割込検出信号を各インタフェー
スカードが挿入される位置毎罠、物理的に割り振り割り
込みを検出する方式や、所謂連続して接続されているい
もづる方式の割り込み検出方式がある。
また、第１図に示すような１割り込み走査アドレスと割
り込み検出要求信号ＩＲＥＱと割り込み応答信号からな
る割り込み検出方式などがある。
り込み検出要求信号ＩＲＥＱと割り込み応答信号からな
る割り込み検出方式などがある。
物理的に割り込み信号を割り振る第１の方法で −は
、カードの挿入位置によって割り込みレベルが変わるた
め、カーＰの挿入位置を変更する毎にプログラムを変更
しなければならない欠点があった。
、カードの挿入位置によって割り込みレベルが変わるた
め、カーＰの挿入位置を変更する毎にプログラムを変更
しなければならない欠点があった。
また、割り込み信号を全てのカード挿入位置に割り振れ
ば問題はないが、インタフェースカードには割り込み処
理の必要なものと不必要なものがあるので、割り込み部
の価格低減のため割り込み信号線を減らす必要もある。
ば問題はないが、インタフェースカードには割り込み処
理の必要なものと不必要なものがあるので、割り込み部
の価格低減のため割り込み信号線を減らす必要もある。
この方式では上述の要求を共に満た丁ことができないと
いう欠点があった。
いう欠点があった。
次に、いもづる方式により割り込み検出する第２の方法
では、よく知られているようにインタフェースカード挿
入の有無により、マザーミーＰ上などで接続を変更しな
げればならないという欠点があった。
では、よく知られているようにインタフェースカード挿
入の有無により、マザーミーＰ上などで接続を変更しな
げればならないという欠点があった。
第１図に示すような、第３の方法の割り込み検出方式は
各インタフェースカーＰ共通の信号より成り、各インタ
フェースカード内のアドレス一致回路で任意に設定可能
な各インク７エースカード固有なアドレスと、割り込み
走査アドレスとの一致をとる方式であるので、第１の方
法のように物理的な割り込み信号の割り振りＫよる欠点
がな（、また第２の方法のようにマザーゼード上で接続
を変更しなければならないという欠点もない。
各インタフェースカーＰ共通の信号より成り、各インタ
フェースカード内のアドレス一致回路で任意に設定可能
な各インク７エースカード固有なアドレスと、割り込み
走査アドレスとの一致をとる方式であるので、第１の方
法のように物理的な割り込み信号の割り振りＫよる欠点
がな（、また第２の方法のようにマザーゼード上で接続
を変更しなければならないという欠点もない。
ここにおいて、第３の方法について第１図により、さら
に詳しく説明する。
に詳しく説明する。
第１図において、１０１は中央処理カード、１０２はイ
ンタフェースカード、１０３は演算処理部、１０４は割
込処理部、１０５はカウンタ、 １０６はタイミング生
成部、１０７はアドレス一致回路、 １０８はインタフ
ェース処理部、１０９はフリラグフロップ、１１０ 、
１１１は論理積回路、１１２は増幅器で１１０〜１１２
に付した○印は位相反転を表わす。
ンタフェースカード、１０３は演算処理部、１０４は割
込処理部、１０５はカウンタ、 １０６はタイミング生
成部、１０７はアドレス一致回路、 １０８はインタフ
ェース処理部、１０９はフリラグフロップ、１１０ 、
１１１は論理積回路、１１２は増幅器で１１０〜１１２
に付した○印は位相反転を表わす。
中央処理カード１０１１１’Ｊの割り込み制御部（割り
込み処理部１０４．カウンタ１０５．タイミング生成部
１０６より成る）から発生する割り込み走査信号Ａ０〜
Ａ３、割り込み検出要求信号ＩＲｇＱは、そのタイムチ
ャート第２図のタイミングで動作し、各インタフェース
カード２固有九割り当てられた割り込みアドレス（第２
図の従来例では数値の２に設定されている）との一致を
とりながら、順欠割り込みの有無をチェックする。なお
、第２図の信号は第１図上に示した符号の出力信号に対
応する。
込み処理部１０４．カウンタ１０５．タイミング生成部
１０６より成る）から発生する割り込み走査信号Ａ０〜
Ａ３、割り込み検出要求信号ＩＲｇＱは、そのタイムチ
ャート第２図のタイミングで動作し、各インタフェース
カード２固有九割り当てられた割り込みアドレス（第２
図の従来例では数値の２に設定されている）との一致を
とりながら、順欠割り込みの有無をチェックする。なお
、第２図の信号は第１図上に示した符号の出力信号に対
応する。
インタフェースカード１０２内で割り込み要求をする必
要があるときは、フリッグフロッ１１０９がセットされ
信号Ｂが低レベルになる。このとき割り込み走査信号Ａ
０〜Ａ、が数値の２になったとき、論理積回路１１０
、１１１の論理積がとれインノ９−タ１１２から割り込
み応答信号ＩＮＴムが発生し、中央処理カー）’ １０
１に伝達される。
要があるときは、フリッグフロッ１１０９がセットされ
信号Ｂが低レベルになる。このとき割り込み走査信号Ａ
０〜Ａ、が数値の２になったとき、論理積回路１１０
、１１１の論理積がとれインノ９−タ１１２から割り込
み応答信号ＩＮＴムが発生し、中央処理カー）’ １０
１に伝達される。
中央処理カード１０１では、このＩＮＴＡ信号と出力中
の割り込み走査信号Ａ０〜人、（この例では数値２）か
ら、割込処理部４において割り込みの発生したインター
フェースカード１０２を検出することができる。
の割り込み走査信号Ａ０〜人、（この例では数値２）か
ら、割込処理部４において割り込みの発生したインター
フェースカード１０２を検出することができる。
しかしながら、この第３の方法では割り込みの有無を割
り込み走査信号Ａ０〜Ａ、 Ｋより走査して割り込みを
検出する方法であるので、第１．第２の検出方法に比べ
、割り込みを検出するまでの応答時間（ＴＩ ）が長く
力ちるという欠点があった。
り込み走査信号Ａ０〜Ａ、 Ｋより走査して割り込みを
検出する方法であるので、第１．第２の検出方法に比べ
、割り込みを検出するまでの応答時間（ＴＩ ）が長く
力ちるという欠点があった。
ここにおいて本発明は、前記第３の方法の欠点を払拭す
るものであり、インタフェースカード内のアドレス−紋
回路で割り込み走査アドレスと設定アドレスの一致を走
査アドレスの一周期中に複数回発生するようにし、割り
込み検出の応答時間を短縮する方法を提供することを、
その目的とする。
るものであり、インタフェースカード内のアドレス−紋
回路で割り込み走査アドレスと設定アドレスの一致を走
査アドレスの一周期中に複数回発生するようにし、割り
込み検出の応答時間を短縮する方法を提供することを、
その目的とする。
第３図は、本発明による動作のタイムチャートを示す。
各信号は第２図のそれに準じる。
つまり、本発明の構成は従来方式の第１図のそれと同様
であり、実にインタフェースカード１０２内のアドレス
一致回路１０７の動作が従来方式と異なる。
であり、実にインタフェースカード１０２内のアドレス
一致回路１０７の動作が従来方式と異なる。
割り込み処理部１０４、カウンタ１０５、タイミング生
成部１０６より成る中央処理カード１０１内の割り込み
制御部から発生する割り込み走査信号Ａ０〜Ａ３、割り
込み要求信号ＩＲＥＱは第３図のタイミングで動作し、
各インタフェースカード１０２固有に割り当てられた割
り込みアドレスとの一致をとりながらＩｌｊ欠割り込み
の有無をチェックする。
成部１０６より成る中央処理カード１０１内の割り込み
制御部から発生する割り込み走査信号Ａ０〜Ａ３、割り
込み要求信号ＩＲＥＱは第３図のタイミングで動作し、
各インタフェースカード１０２固有に割り当てられた割
り込みアドレスとの一致をとりながらＩｌｊ欠割り込み
の有無をチェックする。
第３図の実施例では上位２ピットム２．Ａ、は常に篩レ
ベルになるようアドレス一致回路１０７内で設定されて
おり、下位２ピツトはＡｏ が低レベル。
ベルになるようアドレス一致回路１０７内で設定されて
おり、下位２ピツトはＡｏ が低レベル。
Ａ１ が高レベルのときだけ一致がとれるように設定さ
れている。
れている。
このとき、０から１５までの割り込み走査中に２゜６
、１０ 、１４の４同アドレスの一致がとれ、割り込み
の有無がチェックされる。
、１０ 、１４の４同アドレスの一致がとれ、割り込み
の有無がチェックされる。
インタフェースカード１０２内で割り込みの要求ＩＮＴ
が発生すると、フリラグフロップ１０９がセットされ信
号Ｂが低レベルになる。このとき、割り込み走査信号Ａ
０〜Ａ３が２ 、６ 、１０ 、１４のいずれかＫなる
と割り込み応答信号ＩＮＴムが発生し、中央処理カード
１０１ Ｋ伝達される。
が発生すると、フリラグフロップ１０９がセットされ信
号Ｂが低レベルになる。このとき、割り込み走査信号Ａ
０〜Ａ３が２ 、６ 、１０ 、１４のいずれかＫなる
と割り込み応答信号ＩＮＴムが発生し、中央処理カード
１０１ Ｋ伝達される。
中央処理カード１０１ではこのＩＮＴム信号と出力中の
割り込み走査信号Ａ０〜人、かう割り込みの発生したイ
ンタフェースカード１０２を検出することができる。
割り込み走査信号Ａ０〜人、かう割り込みの発生したイ
ンタフェースカード１０２を検出することができる。
ここで、応答時間が遅くてもよいインタフェースカード
１０２については、割り込みアドレス設定を２ 、６
、１０ 、１４以外に割り付ければよい。
１０２については、割り込みアドレス設定を２ 、６
、１０ 、１４以外に割り付ければよい。
このよ５に、この実施例では従来の方式に比べ応答時間
Ｔ２がｌ／４になり、応答速度の迅速性を要求されるイ
ンタフェースカード１０２一ついても、インタフェース
カード１０２のアドレス設定をするだけで従来方式の欠
点を除去できるという利点がある。
Ｔ２がｌ／４になり、応答速度の迅速性を要求されるイ
ンタフェースカード１０２一ついても、インタフェース
カード１０２のアドレス設定をするだけで従来方式の欠
点を除去できるという利点がある。
なお、割り込み走査アドレスは必要に応じてピット数を
増やしてやればよい。
増やしてやればよい。
第１図は本発明が適用される回路の構成を示すブロック
図、第２図は従来方法のタイムチャート、第３図は本発
明の一実施例を説明するタイムチャートである。 １０１・・・中央処理カード、１０２・・・インタフェ
ースカード、１０３・・・演算処理部、１０４・・・割
込処理部、１０５・・・カウンタ、１０６・・・タイン
ング生成部、１０７・・・アドレス一致回路、１０８・
・・インタフェース処理部、１０９・・・７リツグフロ
ツグ、１１０ 、１１１・・・論理積回路、１１２・・
・増幅器。 出順人代理人 襦 股 清第２図 第３図 時間−
図、第２図は従来方法のタイムチャート、第３図は本発
明の一実施例を説明するタイムチャートである。 １０１・・・中央処理カード、１０２・・・インタフェ
ースカード、１０３・・・演算処理部、１０４・・・割
込処理部、１０５・・・カウンタ、１０６・・・タイン
ング生成部、１０７・・・アドレス一致回路、１０８・
・・インタフェース処理部、１０９・・・７リツグフロ
ツグ、１１０ 、１１１・・・論理積回路、１１２・・
・増幅器。 出順人代理人 襦 股 清第２図 第３図 時間−
Claims (1)
- 割り込み処理部１割り込み走査信号を発生するカウンタ
、タイミング生成部からなる割り込み制御部を含む中央
処理部および周辺機器制御部、プロセス入出力部が機能
別にプリント基板毎に分かれそれらを共通のパスに実装
する形態の計算機において、割り込み一致検出回路を設
けるとともに割り込み走査アドレス信号と割り込み検出
要求信号と割り込み応答４６号とをそなえ、割り込み走
査アドレス４８号の一周期中に複数回の割り込み検出を
行なうことを特徴とする割り込み検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16457881A JPS5866136A (ja) | 1981-10-15 | 1981-10-15 | 割り込み検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16457881A JPS5866136A (ja) | 1981-10-15 | 1981-10-15 | 割り込み検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5866136A true JPS5866136A (ja) | 1983-04-20 |
Family
ID=15795825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16457881A Pending JPS5866136A (ja) | 1981-10-15 | 1981-10-15 | 割り込み検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866136A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262876A (ja) * | 1985-05-15 | 1986-11-20 | Nec Corp | マルチプロセツサシステム |
| JPH01142854A (ja) * | 1987-11-28 | 1989-06-05 | Nec Corp | モジュール間割込み制御方法 |
| JP2008223796A (ja) * | 2007-03-08 | 2008-09-25 | Nissan Diesel Motor Co Ltd | コネクティングロッドの潤滑構造 |
-
1981
- 1981-10-15 JP JP16457881A patent/JPS5866136A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262876A (ja) * | 1985-05-15 | 1986-11-20 | Nec Corp | マルチプロセツサシステム |
| JPH0464106B2 (ja) * | 1985-05-15 | 1992-10-13 | Nippon Denki Kk | |
| JPH01142854A (ja) * | 1987-11-28 | 1989-06-05 | Nec Corp | モジュール間割込み制御方法 |
| JP2008223796A (ja) * | 2007-03-08 | 2008-09-25 | Nissan Diesel Motor Co Ltd | コネクティングロッドの潤滑構造 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0249599B2 (ja) | ||
| JPS5866136A (ja) | 割り込み検出方法 | |
| JPH02230356A (ja) | 情報処理装置のバス拡張装置 | |
| KR920010380A (ko) | 다중 처리시스템 및 다중 처리시스템의 동기제어방법 | |
| JPS58159129A (ja) | マイクロコンピユ−タシステムのｄｍａ制御装置 | |
| JPH08191320A (ja) | データ通信システム | |
| JPH0573490A (ja) | カード種別識別方法 | |
| SU972499A2 (ru) | Устройство дл управлени вводом информации в электронную вычислительную машину | |
| JP2725680B2 (ja) | バス異常検出回路 | |
| JPS57150058A (en) | Information processing system | |
| JP2592525B2 (ja) | 共通バスシステムの異常検出回路 | |
| JPS63282848A (ja) | 割込み信号通信方式 | |
| JPS59194249A (ja) | 出力制御方式 | |
| JPH0568728B2 (ja) | ||
| JPH0374732A (ja) | コンピュータシステム | |
| JPH04120646A (ja) | 初期値設定方式 | |
| JPH05265613A (ja) | データ転送回路 | |
| JPS6379444A (ja) | シリアルデ−タ受信装置 | |
| JPH0251751A (ja) | Ｒａｍ制御回路 | |
| JPS6327930A (ja) | 割込制御回路 | |
| JPH053016B2 (ja) | ||
| JPS62182960A (ja) | 入出力制御装置の接続検知装置 | |
| JPS60112155A (ja) | 障害識別方式 | |
| JPH0556550B2 (ja) | ||
| JPH02232759A (ja) | 割込み制御回路 |