JPS58159129A - マイクロコンピユ−タシステムのｄｍａ制御装置 - Google Patents
マイクロコンピユ−タシステムのｄｍａ制御装置Info
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- JPS58159129A JPS58159129A JP57041891A JP4189182A JPS58159129A JP S58159129 A JPS58159129 A JP S58159129A JP 57041891 A JP57041891 A JP 57041891A JP 4189182 A JP4189182 A JP 4189182A JP S58159129 A JPS58159129 A JP S58159129A
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- JP
- Japan
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- error
- dma
- circuit
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- transfer
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- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロコンピュータシステムにおいて、
高速なデータ転送を可能にする。ＤＭＡコントローラの
制御装置に関するものである。
高速なデータ転送を可能にする。ＤＭＡコントローラの
制御装置に関するものである。
従来この種の回路として、第１図に示すものがあった。
図において、（１）はマイクロプロセッサ、（２）はメ
モリ、（３）はＤＭＡコントローラ、（４）は入出力装
置、（５）はアドレスバス、（６）はデータバスである
。（７ａ）はマイクロプロセッサ（１）とＤＭＡコント
ローラ（３）との同期をとる制御信号。
モリ、（３）はＤＭＡコントローラ、（４）は入出力装
置、（５）はアドレスバス、（６）はデータバスである
。（７ａ）はマイクロプロセッサ（１）とＤＭＡコント
ローラ（３）との同期をとる制御信号。
（７ｂ）はＤＭＡコントローラ（３）と入出力装置（４
）との同期をとる制御信号である。（８）はＤＭＡ転送
エラー検知回路、（９）はこのＤＭＡ転送エラー検知回
路（８）で検知したエラーをマイクロプロセッサ（１）
に通知するだめの、ＤＭＡ転送エラー信号である。
）との同期をとる制御信号である。（８）はＤＭＡ転送
エラー検知回路、（９）はこのＤＭＡ転送エラー検知回
路（８）で検知したエラーをマイクロプロセッサ（１）
に通知するだめの、ＤＭＡ転送エラー信号である。
次にＤＭＡコントローラ（３）が、メモリ（２）と入出
力装置（４）間のデータ転送を制御する動作について説
明する。
力装置（４）間のデータ転送を制御する動作について説
明する。
マイクロプロセッサ（１１は、アドレスバス（５ａ）、
データバス（６ａ）をＤＭＡ＝ｒントローラ（３）に切
替え、これをイニシャライズする。次にマイクロプロセ
ッサ（１１が、ＤＭＡ転送開始の制御信号（７ａ）をＤ
ＭＡコントローラ（３）に送ると、ＤＭＡコントローラ
（３）はアドレスバス（５ｂ）″ｔメモＩＪ （２１に
切替え、メモリ（２）と入出力装置（４）間のデータは
データバス（６ｂ）を介してリード／ライトされる。
データバス（６ａ）をＤＭＡ＝ｒントローラ（３）に切
替え、これをイニシャライズする。次にマイクロプロセ
ッサ（１１が、ＤＭＡ転送開始の制御信号（７ａ）をＤ
ＭＡコントローラ（３）に送ると、ＤＭＡコントローラ
（３）はアドレスバス（５ｂ）″ｔメモＩＪ （２１に
切替え、メモリ（２）と入出力装置（４）間のデータは
データバス（６ｂ）を介してリード／ライトされる。
この際、マイクロプロセッサ（１１、！： Ｄ Ｍ Ａ
コントローラ（３）間の制御信号（７ａ）及びＤＭＡコ
ントローラ（３）と入出力装置（４）間の制御信号（７
ｂ）は１バイト転送毎に介入するが、マイクロプロセッ
サ（１１がアドレスバス（５）、データバス（６）を操
作することはないので、高速のデータ転送が可能となる
。
コントローラ（３）間の制御信号（７ａ）及びＤＭＡコ
ントローラ（３）と入出力装置（４）間の制御信号（７
ｂ）は１バイト転送毎に介入するが、マイクロプロセッ
サ（１１がアドレスバス（５）、データバス（６）を操
作することはないので、高速のデータ転送が可能となる
。
ここでＤＭＡ転送中にエラーが発生した場合は、ＤＭＡ
転送エラー検知回路（８）より、ＤＭＡ転送エラー信号
（９）がマイクロプロセッサ（１）に通知される。
転送エラー検知回路（８）より、ＤＭＡ転送エラー信号
（９）がマイクロプロセッサ（１）に通知される。
従来のＤＭＡ制御回路は以上のように構成されているの
でＤＭＡ転送エラーの要因検知が不可能で、そのエラ一
対策も一意的であった。そのため、マイクロプロセッサ
がエラー要因を検知して、各々のエラーレベルに従った
対策をとる事ができないという欠点があった。
でＤＭＡ転送エラーの要因検知が不可能で、そのエラ一
対策も一意的であった。そのため、マイクロプロセッサ
がエラー要因を検知して、各々のエラーレベルに従った
対策をとる事ができないという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ＤＭＡ転送中のエラーを検知し、
そのエラー壷内に基き、エラーのレベル分けを行う回路
を備えた事により、マイクロプロセッサがエラーレベル
毎従ったエラ一対策を実施できるという、ＤＭＡ制御回
路を提供することを目的としている。
めになされたもので、ＤＭＡ転送中のエラーを検知し、
そのエラー壷内に基き、エラーのレベル分けを行う回路
を備えた事により、マイクロプロセッサがエラーレベル
毎従ったエラ一対策を実施できるという、ＤＭＡ制御回
路を提供することを目的としている。
以下、この発明の一実施例を図について説明する。第２
図において、（８）はＤＭＡ転送エラー検知回路、（９
）はＤＭＡ転送エラー信号＋ （９ａ）。
図において、（８）はＤＭＡ転送エラー検知回路、（９
）はＤＭＡ転送エラー信号＋ （９ａ）。
（９ｂ）・・・・・・（９ｎ）はＤＭＡ転送エラー検知
回路（８）で検知したエラー信号、 Ｑｌはこのエラー
信号（９ａ）、 （９ｂ）・・・・・・（９ｎ）をレ
ベル分けするＤＭＡ転送エラーレベル分は回路である。
回路（８）で検知したエラー信号、 Ｑｌはこのエラー
信号（９ａ）、 （９ｂ）・・・・・・（９ｎ）をレ
ベル分けするＤＭＡ転送エラーレベル分は回路である。
ｆ５ｃ）、 （６ｃ）は、マイクロプロセッサ（１）が
ＤＭＡ転送エラーレベル分は回路α値の状態を読み取る
ための、アドレスバス、及びデータバスである次にこの
発明の動作について説明する。
ＤＭＡ転送エラーレベル分は回路α値の状態を読み取る
ための、アドレスバス、及びデータバスである次にこの
発明の動作について説明する。
ＤＭＡ転送中、何らかのエラーが発生すると、ＤＭＡ転
送エラー検知回路（８）でエラーが検知される。そのエ
ラー信号（９ａ）、 （９ｂ）・・・・・・（９ｎ）の
いずれかがＤＭＡ転送エラーレベル分は回路Ｑ・に人力
され、ここでエラーのレベル分けが行われる。
送エラー検知回路（８）でエラーが検知される。そのエ
ラー信号（９ａ）、 （９ｂ）・・・・・・（９ｎ）の
いずれかがＤＭＡ転送エラーレベル分は回路Ｑ・に人力
され、ここでエラーのレベル分けが行われる。
同時にＤＭＡ転送エラー信号（９）は、マイクロプロセ
ッサ（１１にエラー発生を通知する。ＤＭＡ転送エラー
信号（９）を受は取ったマイクロプロセッサ＋１１は、
アドレスバス（５ｃ） 、データバス（６Ｃ）を、ＤＭ
Ａ転送エラーレベル分は回路部に切替え、その状態を読
み込む。ＤＭＡ転送エラーレベルを読み取ったマイクロ
プロセッサ（１１は、そのエラーレベルに従った処理を
行うことができる。
ッサ（１１にエラー発生を通知する。ＤＭＡ転送エラー
信号（９）を受は取ったマイクロプロセッサ＋１１は、
アドレスバス（５ｃ） 、データバス（６Ｃ）を、ＤＭ
Ａ転送エラーレベル分は回路部に切替え、その状態を読
み込む。ＤＭＡ転送エラーレベルを読み取ったマイクロ
プロセッサ（１１は、そのエラーレベルに従った処理を
行うことができる。
なお、上記実施例では、ＤＭＡ転送エラー信号（９）を
マイクロプロセッサ（１）に通知し、その後ＤＭＡ転送
エラーのレベルを検知する回路について説明したが、Ｄ
ＭＡ転送エラー信号（９）をマイクロプロセッサ（１）
に入力せず、ＤＭ、Ａ−転送終了の制御信号（７ａ）を
マイクロプロセッサ（１）が受は取った後に、ＤＭＡ転
送エラーレベル分は回路ＯＩの状態を読み込み、正常終
了かＤＭＡ転送エラーかを判断し、エラーの場合は、エ
ラーレベルに従った処理を行う回路についても、上記実
施例と同様の効果を奏する。
マイクロプロセッサ（１）に通知し、その後ＤＭＡ転送
エラーのレベルを検知する回路について説明したが、Ｄ
ＭＡ転送エラー信号（９）をマイクロプロセッサ（１）
に入力せず、ＤＭ、Ａ−転送終了の制御信号（７ａ）を
マイクロプロセッサ（１）が受は取った後に、ＤＭＡ転
送エラーレベル分は回路ＯＩの状態を読み込み、正常終
了かＤＭＡ転送エラーかを判断し、エラーの場合は、エ
ラーレベルに従った処理を行う回路についても、上記実
施例と同様の効果を奏する。
以上のように、この発明によればＤＭＡ転送エラーをレ
ベル分けできるように構成したので、従来一意的になさ
れていたエラー処理が、そのエラーレベル毎に実施でき
、システム全体の性能を上げるという効果がある。
ベル分けできるように構成したので、従来一意的になさ
れていたエラー処理が、そのエラーレベル毎に実施でき
、システム全体の性能を上げるという効果がある。
第１図は従来のＤＭＡ制御回路を示すブロック図、第２
図はこの発明の一実施例によるＤＭＡ制御回路を示すブ
ロック図である０ 図中、（１）・・マイクロプロセッサ、（２）・・・メ
モリ、（３）・・ＤＭＡコントローラ、（４）・・・入
出力装置。 （５）・・・アドレスバス、（６）・・・データノ（ス
、（７）・・制御信号、（８）・・・ＤＭＡ転送エラー
検知回路、（９）・・・ＤＭＡ転送エラー信号、 （Ｉ
ｎ・・ＤＭＡ転送エラーレベル分は回路。 なお図中、同一符号は同一、又は相当部分を示す。 代理人 為 野 信 − 第１図 第２図
図はこの発明の一実施例によるＤＭＡ制御回路を示すブ
ロック図である０ 図中、（１）・・マイクロプロセッサ、（２）・・・メ
モリ、（３）・・ＤＭＡコントローラ、（４）・・・入
出力装置。 （５）・・・アドレスバス、（６）・・・データノ（ス
、（７）・・制御信号、（８）・・・ＤＭＡ転送エラー
検知回路、（９）・・・ＤＭＡ転送エラー信号、 （Ｉ
ｎ・・ＤＭＡ転送エラーレベル分は回路。 なお図中、同一符号は同一、又は相当部分を示す。 代理人 為 野 信 − 第１図 第２図
Claims (1)
- 直接メモリアクセス（以下ＤＭＡと略す）コントローラ
を有するマイクロコンピュータシステムにおいて、ＤＭ
Ａ転送中のエラーを検知し、かつそのエラーのレベル分
けを行う制御回路を備えたことを特徴とする。マイクロ
コンピュータシステムのＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041891A JPS58159129A (ja) | 1982-03-17 | 1982-03-17 | マイクロコンピユ−タシステムのｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041891A JPS58159129A (ja) | 1982-03-17 | 1982-03-17 | マイクロコンピユ−タシステムのｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159129A true JPS58159129A (ja) | 1983-09-21 |
Family
ID=12620903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57041891A Pending JPS58159129A (ja) | 1982-03-17 | 1982-03-17 | マイクロコンピユ−タシステムのｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159129A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461847A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Dma control circuit |
| JPH01133645U (ja) * | 1988-02-29 | 1989-09-12 | ||
| US5333274A (en) * | 1991-10-15 | 1994-07-26 | International Business Machines Corp. | Error detection and recovery in a DMA controller |
-
1982
- 1982-03-17 JP JP57041891A patent/JPS58159129A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461847A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Dma control circuit |
| JPH01133645U (ja) * | 1988-02-29 | 1989-09-12 | ||
| US5333274A (en) * | 1991-10-15 | 1994-07-26 | International Business Machines Corp. | Error detection and recovery in a DMA controller |
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