JPH0317755A - マイクロプロセツサ応用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサを使用するマイクロプロ
セッサ応用回路に関し、特にマイクロプロセッサ応用回
路の処理能力向上に関するものである。

〔従来の技術〕

第２図は従来のマイクロプロセッサ応用回路の構成を示
す概略図である。図に釦いて、１はマイクロプロセッサ
、２はこのマイクロプロセッサ１より出力されるアドレ
ス信号、３ぱ複数の記憶装置、４はアドレスデコーダ、
５はウェイト制御回路である。

このように構成された従来のものにシいて、マイクロプ
ロセッサ１は、記憶装置３にアクセスするためのアドレ
ス信号２によって必要な記憶装置３を選択する。そして
、このアドレス信号２つ筐リアドレス線の一部は直接そ
れぞれの記憶装置３に接続されるが、残りのアドレス線
はアドレスデコーダ４に入力される。ここで、アドレス
デコーダ４は記憶装置３を選択すると同時に、ウェイト
制御回路５に対して選択した記憶装ｆＩｔ３のアクセス
タイムに対して必要十分なウェイト数を確保するための
制御信号を出力する。これにより、ウェイト制御回路５
は、アドレスデコーダ４からの信号に応じてあらかじめ
設計されたウェイトをマイクロプロセッサ１に対して要
求するものとなっている。

〔発明が解決しようとする課題〕

かかる従来の構成では、各記憶装置３に対応したウェイ
トを挿入できるが、このウェイトは設計段階であらかじ
め決定しているものであり、マイクロプロセッサ応用回
路が使用される諸条件の規定範囲内で安定に動作する必
要があった。そのため、ウェイト数は上記の条件によっ
て決定される最大値が使用されていた。このためマイク
ロプロセッサ応用回路の特性を充分発揮できていなかっ
た。

本発明は上記の問題点を解消するためになされたもので
、マイクロプロセッサ応用回路が使用される各々の条件
下で最犬の処理能力を発揮させることができるマイクロ
プロセッサ応用回路を提供するものである。

〔課題を解決するための手段〕

本発明に係るマイクロプロセッサ応用回路は、マイクロ
プロセッサに接続された複数の記憶装置を有し、かつ前
記マイクロプロセッサが前記記憶装置とデータの交信金
実行するタイミング調整を行なうウェイト発生回路を有
するマイクロプロセッサ応用回路であって、前記ウェイ
ト発生団路は前記複数の記憶装置に対して用意されたウ
ェイト数記憶回路より得られる情報に従ってマイクロプ
ロセッサに対するウェイト数を可変するものとし、前記
ウェイト数記憶回路は、各記憶装置ごとに必要なウェイ
ト数を検出するウェイト数検出回路によって情報が設定
されるようＶＣしたものである。

〔作用〕

本発明にＤいては、各記憶装置の出力により知ｂ得たウ
ェイト数をもとにウェイト制御を実行することによって
、マイクロプロセッサ応用回路の動作条件に応じて最適
のウェイト数を自動的に選択することにより動作条件下
に釦ける最高の処理能力を与えることができる。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図に訃いて、ｌはマイクロプロセッサ、２はこのマ
イクロプロセッサ１より出力されるアドレス信号、３は
複数の記憶装置、４はアドレスデコーダ、５はウェイト
制御回路である。また、６はウェイト数検出回路として
のウェイト数計数回路、７はウェイト数記憶回路、８ぱ
データ確定検出回路、９ぱデータバス、１０ぱウェイト
要求信号である。なか、図中同一符号は同一または相当
部分を示している。

次に、上記実施例構成の動作について説明する。

マイクロプロセッサ１から出力されたアドレス信号２は
一部が記憶装置３に接続され、残りがアドレスデコーダ
４に接続される。そして、このアドレスデコーダ４の出
力の一部は記憶装置３に接続され、必要な記憶装置を選
択する。筐た、アドレスデコーダ４の他の出力はウェイ
ト数記憶回路７に接続され、選択された記憶装置３に対
応するウェイト数の記憶領域を選択する。これにより、
アドレスデコーダ４によるこの処理と並行してウェイト
数計数回路６が動作し、マイクロプロセソサｌのウェイ
ト要求検出タイミングからのウェイト数と計数する。

このようにアドレスデコーダ４によって選択された記憶
装置３は、個有のアクセスタイムの後にデータバス９上
レこデータを出力する。データ確定検出回路８はこのデ
ータバス９を監視し、あらかじめ定めて訟いたデータパ
ターンを検出することによりデータの確定を検出する。

そして、このデータ確定検出回路８の検出出力１で、ウ
ェイト制御回路５はマイクロプロセッサ１に対してウェ
イト要求を出力する。

そのため、データ確定検出回路８の検出出力によって、
ウェイト数計数回路６は計数結果をウェイト数記憶回路
７に記憶させる。同時にウェイト制御回路５は、マイク
ロプロセッサ１に対するウェイト要求を解消し、ウェイ
ト状態を解除する。

従って、すでにこの動作が完了した記憶装置３が選択さ
れた場合、データ確定検出回路８の動作によらず、ウェ
イト数記憶回路７に記憶されているウェイト情報を使用
してウェイト制御を行うことができる。この機能によっ
て、システム立ち上げ時点で実行して釦けば、データ確
定検出回路８が検出すべきデータパターンをすべてのデ
ータに適用させる必要がな〈なる。その結果、ウェイト
数を動作条件内で最適にして処理を高速化することがで
きる。

また、上記実施例ではデータパターンを検出してデータ
確定としたが、これを特定の１ピットに限定して使用し
ても同様の効果が得られる。

〔発明の効果〕

以上のように本発明によれば、マイクロプロセッサ応用
回路の動作条件に応じて最適のウェイト数を自動的に選
択することにより、動作条件下に釦ける最高の処理能力
を与えることができるので、ウェイト数を、予想される
動作条件下の必要充分な値に固定する必要がなく、例え
ば３ｖ〜５ｖで動作するシステムで自動的に最速の動作
を得ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマイクロプロセッサ応
用回路の構成図、第２図は従来のマイクロプロセッサ応
用回略の構成図である。 １●●●−マイクロプロセッサ、３−●●●記憶装置、
５・・・・ウェイト制御回路、６・・・・ウェイト数計
数回路、７●●・●ウェイト数記憶回路、８・・・・デ
ータ確定検出回路。

Claims (1)

【特許請求の範囲】
1. 　マイクロプロセッサを使用する回路において、このマ
   イクロプロセッサに接続された複数の記憶装置を有し、
   かつ前記マイクロプロセッサが前記記憶装置とデータの
   交信を実行するタイミング調整を行なうウェイト発生回
   路を有するマイクロプロセッサ応用回路であつて、前記
   ウェイト発生回路は前記複数の記憶装置に対して用意さ
   れたウェイト数記憶回路より得られる情報に従つてマイ
   クロプロセッサに対するウェイト数を可変するものとし
   、前記ウェイト数記憶回路は、各記憶装置ごとに必要な
   ウェイト数を検出するウェイト数検出回路によつて情報
   が設定されるようにしたことを特徴とするマイクロプロ
   セッサ応用回路。