JPH03139724A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH03139724A JPH03139724A JP27895689A JP27895689A JPH03139724A JP H03139724 A JPH03139724 A JP H03139724A JP 27895689 A JP27895689 A JP 27895689A JP 27895689 A JP27895689 A JP 27895689A JP H03139724 A JPH03139724 A JP H03139724A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- instruction code
- code
- operand
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置に関し、特に拡張命令形式のデ
ータ処理装置に関する。
ータ処理装置に関する。
従来技術
従来、この種のデータ処理装置においては、第１の命令
コードが第２の命令コードを指定するような命令が、第
１の命令コードを参照したときに次の命令を読出す指示
を出力して第２の命令コードを参照するように処理され
ていた。
コードが第２の命令コードを指定するような命令が、第
１の命令コードを参照したときに次の命令を読出す指示
を出力して第２の命令コードを参照するように処理され
ていた。
このような従来のデータ処理装置では、第１の命令コー
ドを参照して第２の命令コードを指定したとき、命令形
式中の第１の命令コードを含む上位２バイトをシフトし
て次命令を取出すことにより、上記と同様にして第２の
命令コードを参照していたので、この命令が１命令にも
かかわらず通常の基本命令の処理を２回行う場合と同じ
処理時間を必要とし、これにより主記憶へのアクセスが
遅れてしまうとともに、処理時間が遅くなるという欠点
がある。
ドを参照して第２の命令コードを指定したとき、命令形
式中の第１の命令コードを含む上位２バイトをシフトし
て次命令を取出すことにより、上記と同様にして第２の
命令コードを参照していたので、この命令が１命令にも
かかわらず通常の基本命令の処理を２回行う場合と同じ
処理時間を必要とし、これにより主記憶へのアクセスが
遅れてしまうとともに、処理時間が遅くなるという欠点
がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、処理時間を速くすることができるデータ
処理装置の提供を目的とする。
されたもので、処理時間を速くすることができるデータ
処理装置の提供を目的とする。
発明の構成
本発明によるデータ処理装置は、第１の命令コードが前
記第１の命令コードと同一命令内の第２の命令コードを
指定して実行するような命令を処理するデータ処理装置
であって、前記第１および第２の命令コードとそのオペ
ランドとを同時に格納する命令保持手段と、前記第１の
命令コードが前記第２の命令コードを指定するか否かを
検出する検出手段と、前記検出手段により前記第２の命
令コードを指定しないことが検出されたとき、前記第１
の命令コードに対応するオペランドを選択し、前記検出
手段により前記第２の命令コードを指定することが検出
されたとき、前記第２の命令コードに対応するオペラン
ドを選択する選択手段と、前記選択手段により選択され
たオペランドにより主記憶へのアクセスを行う手段とを
有することを特徴とする。
記第１の命令コードと同一命令内の第２の命令コードを
指定して実行するような命令を処理するデータ処理装置
であって、前記第１および第２の命令コードとそのオペ
ランドとを同時に格納する命令保持手段と、前記第１の
命令コードが前記第２の命令コードを指定するか否かを
検出する検出手段と、前記検出手段により前記第２の命
令コードを指定しないことが検出されたとき、前記第１
の命令コードに対応するオペランドを選択し、前記検出
手段により前記第２の命令コードを指定することが検出
されたとき、前記第２の命令コードに対応するオペラン
ドを選択する選択手段と、前記選択手段により選択され
たオペランドにより主記憶へのアクセスを行う手段とを
有することを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、命令格納レジスタ１には、第１の命令
コードが第２の命令コードを指定しない命令形式の命令
（以下節１の命令形式の命令とする）と、第１の命令コ
ードが第２の命令コードを指定する命令形式の命令（以
下節２の命令形式の命令とする）とが格納される。
る。図において、命令格納レジスタ１には、第１の命令
コードが第２の命令コードを指定しない命令形式の命令
（以下節１の命令形式の命令とする）と、第１の命令コ
ードが第２の命令コードを指定する命令形式の命令（以
下節２の命令形式の命令とする）とが格納される。
命令コード判断部２は命令格納レジスタ１からの第１の
命令コード１０１により命令格納レジスタ１に格納され
た命令が第１の命令形式の命令が、第２の命令形式の命
令かを判断し、その結果を命令コード選択信号１０５と
して命令コード選択回路３およびオペランド選択回路４
に出力する。
命令コード１０１により命令格納レジスタ１に格納され
た命令が第１の命令形式の命令が、第２の命令形式の命
令かを判断し、その結果を命令コード選択信号１０５と
して命令コード選択回路３およびオペランド選択回路４
に出力する。
命令コード選択回路３は命令コード判断部２がらの命令
コード選択信号１０５にしたがって命令格納レジスター
からの第１の命令コード１０１と第２の命令コード１０
２とのうち一方を選択し、その命令コード１０６を命令
解析部５に送出する。
コード選択信号１０５にしたがって命令格納レジスター
からの第１の命令コード１０１と第２の命令コード１０
２とのうち一方を選択し、その命令コード１０６を命令
解析部５に送出する。
オペランド選択回路４は命令コード判断部２からの命令
コード選択信号１０５にしたがって命令格納レジスター
からの第１の命令主記憶オペランドアドレス１０３と第
２の命令主記憶オペランドアドレス１０４とのうち一方
を選択し、その主記憶オペランドアドレス１０７を主記
憶アクセス制御部６に送出する。
コード選択信号１０５にしたがって命令格納レジスター
からの第１の命令主記憶オペランドアドレス１０３と第
２の命令主記憶オペランドアドレス１０４とのうち一方
を選択し、その主記憶オペランドアドレス１０７を主記
憶アクセス制御部６に送出する。
命令解析部５は命令コード選択回路３からの命令コード
１０６を解析し、この命令コード１０６が主記憶アクセ
スを行う命令であると判断すると、主記憶アクセス指示
信号１０８を主記憶アクセス制御部６に出力する。
１０６を解析し、この命令コード１０６が主記憶アクセ
スを行う命令であると判断すると、主記憶アクセス指示
信号１０８を主記憶アクセス制御部６に出力する。
主記憶アクセス制御部６はオペランド選択回路４からの
主記憶オペランドアドレス１０７と命令解析部５からの
主記憶アクセス指示信号１０８とに基づいて、図示せぬ
主記憶へのアクセスを制御する。
主記憶オペランドアドレス１０７と命令解析部５からの
主記憶アクセス指示信号１０８とに基づいて、図示せぬ
主記憶へのアクセスを制御する。
第２図は第１の命令形式の命令を示す図であり、第３図
は第２の命令形式の命令を示す図である。
は第２の命令形式の命令を示す図である。
これらの図において、第１の命令形式の命令は第１の命
令コード（１バイト目）と、第１の命令主記憶オペラン
ドアドレス（２バイト目〜４バイト目）とからなり、第
２の命令形式の命令は第１の命令コード（１バイト目）
と、第２の命令コード（３バイト目）と、第２の命令主
記憶オペランドアドレス（４バイト目〜６バイト目）き
からなっている。
令コード（１バイト目）と、第１の命令主記憶オペラン
ドアドレス（２バイト目〜４バイト目）とからなり、第
２の命令形式の命令は第１の命令コード（１バイト目）
と、第２の命令コード（３バイト目）と、第２の命令主
記憶オペランドアドレス（４バイト目〜６バイト目）き
からなっている。
これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。
について説明する。
命令格納レジスターに第２図に示す第１の命令形式の命
令が格納された場合、第１の命令コード１０１が命令格
納レジスターから命令コード判断部２に入力されると、
命令コード判断部２は格納された命令が第１の命令形式
の命令であると判断し、命令コード選択信号１０５を論
理“０”にして命令コード選択回路３およびオペランド
選択回路４に出力する。
令が格納された場合、第１の命令コード１０１が命令格
納レジスターから命令コード判断部２に入力されると、
命令コード判断部２は格納された命令が第１の命令形式
の命令であると判断し、命令コード選択信号１０５を論
理“０”にして命令コード選択回路３およびオペランド
選択回路４に出力する。
命令コード選択回路３は命令コード選択信号１０５によ
り第１の命令コードｌｏｔを選択し、これを命令コード
１０６として命令解析部５に送出する。
り第１の命令コードｌｏｔを選択し、これを命令コード
１０６として命令解析部５に送出する。
命令解析部５は命令コード１０６を解析し、これが主記
憶アクセスを行う命令であると判断すると、主記憶アク
セス指示信号１０８を主記憶アクセス制御部６に出力す
る。
憶アクセスを行う命令であると判断すると、主記憶アク
セス指示信号１０８を主記憶アクセス制御部６に出力す
る。
オペランド選択回路４では命令コード選択信号１０５に
より第１の命令主記憶オペランドアドレス１０Ｂが選択
され、これが主記憶オペランドアドレス１０７として主
記憶アクセス制御部６に送出されるのでミ主記憶アクセ
ス制御部６は主記憶オペランドアドレス１０７と主記憶
アクセス指示信号１０８とにより主記憶アクセスを開始
する。
より第１の命令主記憶オペランドアドレス１０Ｂが選択
され、これが主記憶オペランドアドレス１０７として主
記憶アクセス制御部６に送出されるのでミ主記憶アクセ
ス制御部６は主記憶オペランドアドレス１０７と主記憶
アクセス指示信号１０８とにより主記憶アクセスを開始
する。
次に、命令格納レジスタ１に第３図に示す第２の命令形
式の命令が格納された場合、第１の命令コード１０１が
命令コード判断部２に入力されると、命令コード判断部
２は格納された命令が第２の命令形式の命令であると判
断し、命令コード選択信号１０５を論理“１″にして命
令コード選択回路３およびオペランド選択回路４に出力
する。
式の命令が格納された場合、第１の命令コード１０１が
命令コード判断部２に入力されると、命令コード判断部
２は格納された命令が第２の命令形式の命令であると判
断し、命令コード選択信号１０５を論理“１″にして命
令コード選択回路３およびオペランド選択回路４に出力
する。
命令コード選択回路３は命令コード選択信号■０５によ
り第２の命令コード１０２を選択し、これを命令コード
１０Ｂとして命令解析部５に送出する。
り第２の命令コード１０２を選択し、これを命令コード
１０Ｂとして命令解析部５に送出する。
命令解析部５は命令コード１０６を解析し、これが主記
憶アクセスを行う命令であると判断すると、主記憶アク
セス指示信号１０８を主記憶アクセス制御部６に出力す
る。
憶アクセスを行う命令であると判断すると、主記憶アク
セス指示信号１０８を主記憶アクセス制御部６に出力す
る。
オペランド選択回路４では命令コード選択信号１０５に
より第２の命令主記憶オペランドアドレス１０４が選択
され、これが主記憶オペランドアドレス１０７として主
記憶アクセス制御部６に送出されるので、主記憶アクセ
ス制御部６は主記憶オペランドアドレス１０７と主記憶
アクセス指示信号１０８とにより主記憶アクセスを開始
する。
より第２の命令主記憶オペランドアドレス１０４が選択
され、これが主記憶オペランドアドレス１０７として主
記憶アクセス制御部６に送出されるので、主記憶アクセ
ス制御部６は主記憶オペランドアドレス１０７と主記憶
アクセス指示信号１０８とにより主記憶アクセスを開始
する。
このように、第１の命令コードおよび第２の命令コード
と、それらに対応する第１の命令主記憶オペランドアド
レスまたは第２の命令主記憶オペランドアドレスとを同
時に格納可能な命令格納レジスタ１に格納された命令が
第１の命令形式の命令か、第２の命令形式の命令かを命
令コード判断部２で判断し、その結果に応じて命令コー
ド選択回路３で第１の命令コード１０１と第２の命令コ
ード１０２とのうち一方を、オペランド選択回路４で第
１の命令主記憶オペランドアドレス１０３と第２の命令
主記憶オペランドアドレス１０４とのうち一方を選択す
るようにすることによって、第１の命令コードが第２の
命令コードを指定するときでも、通常の１つの基本命令
を処理するのと同様の処理時間で主記憶アクセスを実行
することができるので、処理時間を速くすることができ
る。
と、それらに対応する第１の命令主記憶オペランドアド
レスまたは第２の命令主記憶オペランドアドレスとを同
時に格納可能な命令格納レジスタ１に格納された命令が
第１の命令形式の命令か、第２の命令形式の命令かを命
令コード判断部２で判断し、その結果に応じて命令コー
ド選択回路３で第１の命令コード１０１と第２の命令コ
ード１０２とのうち一方を、オペランド選択回路４で第
１の命令主記憶オペランドアドレス１０３と第２の命令
主記憶オペランドアドレス１０４とのうち一方を選択す
るようにすることによって、第１の命令コードが第２の
命令コードを指定するときでも、通常の１つの基本命令
を処理するのと同様の処理時間で主記憶アクセスを実行
することができるので、処理時間を速くすることができ
る。
発明の詳細
な説明したように本発明によれば、第１の命令コードお
よび第２の命令コードとそのオペランドとを同時に格納
可能な命令レジスタに格納された命令が第１命令コード
が第２命令コードを指定する命令か否かを検出し、その
検出結果に応じて第１の命令コードに対応するオペラン
ドと第２の命令コードに対応するオペランドとのうち一
方を選択するようにすることによって、処理時間を速く
することができるという効果がある。
よび第２の命令コードとそのオペランドとを同時に格納
可能な命令レジスタに格納された命令が第１命令コード
が第２命令コードを指定する命令か否かを検出し、その
検出結果に応じて第１の命令コードに対応するオペラン
ドと第２の命令コードに対応するオペランドとのうち一
方を選択するようにすることによって、処理時間を速く
することができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１の命令コードが第２の命令コードを指定しな
い命令形式の命令を示す図、第３図は第１の命令コード
が第２の命令コードを指定する命令形式の命令を示す図
である。 主要部分の符号の説明 １・・・・・・命令格納レジスタ ２・・・・・・命令コード判断部 ３・・・・・・命令コード選択回路 ４・・・・・・オペランド選択回路 ６・・・・・・主記憶アクセス制御部
２図は第１の命令コードが第２の命令コードを指定しな
い命令形式の命令を示す図、第３図は第１の命令コード
が第２の命令コードを指定する命令形式の命令を示す図
である。 主要部分の符号の説明 １・・・・・・命令格納レジスタ ２・・・・・・命令コード判断部 ３・・・・・・命令コード選択回路 ４・・・・・・オペランド選択回路 ６・・・・・・主記憶アクセス制御部
Claims (1)
- （１）第１の命令コードが前記第１の命令コードと同一
命令内の第２の命令コードを指定して実行するような命
令を処理するデータ処理装置であって、前記第１および
第２の命令コードとそのオペランドとを同時に格納する
命令保持手段と、前記第１の命令コードが前記第２の命
令コードを指定するか否かを検出する検出手段と、前記
検出手段により前記第２の命令コードを指定しないこと
が検出されたとき、前記第１の命令コードに対応するオ
ペランドを選択し、前記検出手段により前記第２の命令
コードを指定することが検出されたとき、前記第２の命
令コードに対応するオペランドを選択する選択手段と、
前記選択手段により選択されたオペランドにより主記憶
へのアクセスを行う手段とを有することを特徴とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27895689A JPH03139724A (ja) | 1989-10-26 | 1989-10-26 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27895689A JPH03139724A (ja) | 1989-10-26 | 1989-10-26 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139724A true JPH03139724A (ja) | 1991-06-13 |
Family
ID=17604407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27895689A Pending JPH03139724A (ja) | 1989-10-26 | 1989-10-26 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139724A (ja) |
-
1989
- 1989-10-26 JP JP27895689A patent/JPH03139724A/ja active Pending
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