JPS6072029A - 命令処理方式 - Google Patents
命令処理方式Info
- Publication number
- JPS6072029A JPS6072029A JP58181115A JP18111583A JPS6072029A JP S6072029 A JPS6072029 A JP S6072029A JP 58181115 A JP58181115 A JP 58181115A JP 18111583 A JP18111583 A JP 18111583A JP S6072029 A JPS6072029 A JP S6072029A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- importance
- stored
- storage device
- degree
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は、プログラムカウンタを備える計算機に係り、
特に命令の実行効率を全く落とすことなく、エラーチェ
ック命令の動作の有無を決定できる命令処理方式に関す
る。
特に命令の実行効率を全く落とすことなく、エラーチェ
ック命令の動作の有無を決定できる命令処理方式に関す
る。
（Ｂ）従来技術と問題点
一般に、プログラムの中には、プログラムのエラーをチ
ェックするためのエラーチェック命令が格納されている
。
ェックするためのエラーチェック命令が格納されている
。
従って、プログラムカウンタを備える計算機においては
、プログラム中の命令をプログラムカウンタの内容によ
り逐次よみだして実行するため、例えばデータによって
はエラーチェックする必要のないものがあるにもかかわ
らず、そのエラーチェックを行なう命令が格納されてい
れば、実行してしまい、１つのプログラムの処理が不必
要に遅くなってしまうという欠点を有する。
、プログラム中の命令をプログラムカウンタの内容によ
り逐次よみだして実行するため、例えばデータによって
はエラーチェックする必要のないものがあるにもかかわ
らず、そのエラーチェックを行なう命令が格納されてい
れば、実行してしまい、１つのプログラムの処理が不必
要に遅くなってしまうという欠点を有する。
コンパイル時に、計算機自体が要求するエラーチェック
命令の重要度に応じて、不必要なエラーチェック命令を
外すようにしている。
命令の重要度に応じて、不必要なエラーチェック命令を
外すようにしている。
しかしながら、この方法では、計算機の要求する重要度
が変る毎にプログラムを再コンパイルする必要がある。
が変る毎にプログラムを再コンパイルする必要がある。
（Ｃ）発明の目的
本発明の目的は、前述した欠点に鑑み、プログラムの実
行効率を落とすことなく、また再コンパイルする必要な
しに、計算機の要求する重要度に応じた不必要なエラー
チェック命令をプログラム中から外すことのできる命令
処理方式を提供することにある。
行効率を落とすことなく、また再コンパイルする必要な
しに、計算機の要求する重要度に応じた不必要なエラー
チェック命令をプログラム中から外すことのできる命令
処理方式を提供することにある。
（Ｄ）発明の構成
そして、この目的は記憶装置に格納されている命令を格
納されている順に読みだして実行する計算機であって、
前記記憶装置に格納されている各命令毎に、各々の命令
の次に格納される命令を飛び越して次に実行する命令の
アドレスを格納するアドレス記憶手段と、各命令毎に該
命令の処理の重要度を示す情報を格納する重要度記憶手
段と、上位装置により予め指定された重要度を格納する
レジスタとを設け、前記命令を処理する毎に、当該命令
の重要度と前記レジスタに格納されている重要度とを比
較し、その比較結果に応じて、該命令のアドレス記憶手
段に格納されたアドレスの命令に飛び越すようにしたこ
とを特徴とする命令処理方式を提供することにより達成
される。
納されている順に読みだして実行する計算機であって、
前記記憶装置に格納されている各命令毎に、各々の命令
の次に格納される命令を飛び越して次に実行する命令の
アドレスを格納するアドレス記憶手段と、各命令毎に該
命令の処理の重要度を示す情報を格納する重要度記憶手
段と、上位装置により予め指定された重要度を格納する
レジスタとを設け、前記命令を処理する毎に、当該命令
の重要度と前記レジスタに格納されている重要度とを比
較し、その比較結果に応じて、該命令のアドレス記憶手
段に格納されたアドレスの命令に飛び越すようにしたこ
とを特徴とする命令処理方式を提供することにより達成
される。
（Ｅ）発明の実施例
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は、本禿明にかかる命令処理方式の実施例を説明
するための図、第２図は記憶装置に格納されるプログラ
ムを説明するための図である。図において、１はプログ
ラムの命令が格納されている記憶装置、２は記憶装置１
に格納されている命令毎に、当該命令の実行後に、実行
する命令の飛び先アドレスが格納されているアドレス記
憶装置。
するための図、第２図は記憶装置に格納されるプログラ
ムを説明するための図である。図において、１はプログ
ラムの命令が格納されている記憶装置、２は記憶装置１
に格納されている命令毎に、当該命令の実行後に、実行
する命令の飛び先アドレスが格納されているアドレス記
憶装置。
３は記憶装置１に格納されている命令毎に、当該命令の
処理の重要度を示す情報、例えば、５段階の数値が格納
されている重要度記憶装置、４は、上位装置Ａから予め
指示される計算機自体の要求する重要度前記の５段階の
数値のうちのいずれかを格納するレジスタ、５ば重要度
記憶装置３に格納されている重要度とレジスタ４に格納
されている重要度とを比較し、重要度記憶装置３に格納
されている重要度が小さい場合に後述するマルチプレク
サ７がアドレス記憶装置に格納されたアドレスを出力す
るように切替える信号を出力する比較回路、７は比較回
路５の出力に応じて、アドレス記憶装置２に格納されて
いるアドレスか、後述する加算回路８からの出力による
アドレスかを切替えるマルチプレクサ、６はマルチプレ
クサ７から出力されるアドレスが設定され、このアドレ
スにより記憶装置１の命令の読出しを行なうプログラム
カウンタ、８はプログラムカウンタ６の出力値に“１”
を加算する加算回路である。
処理の重要度を示す情報、例えば、５段階の数値が格納
されている重要度記憶装置、４は、上位装置Ａから予め
指示される計算機自体の要求する重要度前記の５段階の
数値のうちのいずれかを格納するレジスタ、５ば重要度
記憶装置３に格納されている重要度とレジスタ４に格納
されている重要度とを比較し、重要度記憶装置３に格納
されている重要度が小さい場合に後述するマルチプレク
サ７がアドレス記憶装置に格納されたアドレスを出力す
るように切替える信号を出力する比較回路、７は比較回
路５の出力に応じて、アドレス記憶装置２に格納されて
いるアドレスか、後述する加算回路８からの出力による
アドレスかを切替えるマルチプレクサ、６はマルチプレ
クサ７から出力されるアドレスが設定され、このアドレ
スにより記憶装置１の命令の読出しを行なうプログラム
カウンタ、８はプログラムカウンタ６の出力値に“１”
を加算する加算回路である。
以上説明したような構成においてその動作を説明する。
まず記憶装置に格納された命令が、プログラムカウンタ
６に設定される値に従って順次読みだされ、実行されて
いく。これと同時に、各命令に付与された重゛要度が読
みだされ、比較回路５によりレジスタ４に格納された重
要度と比較される。ここで、レジスタ４に格納された重
要度が“３”であった場合に、第２図に示す命令Ｘ１
が読みだされたとき、命令Ｘ１ の重要度は“５”であ
るので比較回路５はマルチプレクサ７を加算回路８から
のアドレス値が出力されるような信号を出力する。
６に設定される値に従って順次読みだされ、実行されて
いく。これと同時に、各命令に付与された重゛要度が読
みだされ、比較回路５によりレジスタ４に格納された重
要度と比較される。ここで、レジスタ４に格納された重
要度が“３”であった場合に、第２図に示す命令Ｘ１
が読みだされたとき、命令Ｘ１ の重要度は“５”であ
るので比較回路５はマルチプレクサ７を加算回路８から
のアドレス値が出力されるような信号を出力する。
続いて、命令が順次読みだされ、命令Ｘｉが読みだされ
たとき、命令Ｘｚ の重要度は２”であるので、比較回
路５はマルチプレクサ７をアドレス記憶装置２に格納さ
れたアドレス（命令Ｘ１ の先頭アドレス）を出力する
ように切替える信号を出力し、マルチプレクサ７はプロ
グラムカウンタ６に命令Ｘ３の先頭アドレスを格納する
。このプログラムカウンタ６に格納された先頭アドレス
に基いて記憶装置ｌに格納された命令Ｘうを読みだす。
たとき、命令Ｘｚ の重要度は２”であるので、比較回
路５はマルチプレクサ７をアドレス記憶装置２に格納さ
れたアドレス（命令Ｘ１ の先頭アドレス）を出力する
ように切替える信号を出力し、マルチプレクサ７はプロ
グラムカウンタ６に命令Ｘ３の先頭アドレスを格納する
。このプログラムカウンタ６に格納された先頭アドレス
に基いて記憶装置ｌに格納された命令Ｘうを読みだす。
従って、プログラムから重要度の低いエラーチェ’）り
命令Ｂを外した状態でプログラムを実行することになり
、実行速度を高めることができる。
命令Ｂを外した状態でプログラムを実行することになり
、実行速度を高めることができる。
（Ｆ）発明の効果
以上説明したように、本発明によれば、プログラムカウ
ンタの内容により記憶装置に格納された命令を読みだし
て実行する計算機であっても、プログラムを再コンパイ
ルする必要なしに、不必要な命令をプログラムの処理か
ら外すことができ、プログラムの実行速度を高めること
ができる。
ンタの内容により記憶装置に格納された命令を読みだし
て実行する計算機であっても、プログラムを再コンパイ
ルする必要なしに、不必要な命令をプログラムの処理か
ら外すことができ、プログラムの実行速度を高めること
ができる。
第１図は本発明にかかる命令処理方式を説明する図、第
２図は記憶装置に格納されるプログラムを説明する図で
ある。 図中、１は記憶装置、２はアドレス記憶装置。 ３は重要度記（、ｌ装置、４はレジスタ、５は比較回路
、６はプログラムカウンタ、７はマルチプレクサ、８は
加算回路である。 第 １ 図 第２図
２図は記憶装置に格納されるプログラムを説明する図で
ある。 図中、１は記憶装置、２はアドレス記憶装置。 ３は重要度記（、ｌ装置、４はレジスタ、５は比較回路
、６はプログラムカウンタ、７はマルチプレクサ、８は
加算回路である。 第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 記憶装置に格納されている命令を格納されている順に読
みだして実行する計算機において、前記記憶装置に格納
されている各命令毎に、各々の命令の次に格納される命
令を飛び越して次に実行する命令のアドレスを格納する
アドレス記憶手段と。 各命令毎に該命令の処理の重要度を示す情報を格納する
重要度記憶手段と、上位装置により予め指定された重要
度を格納するレジスタとを設け、前記命令を処理する毎
に、当該命令の重要度と前記レジスタに格納されている
重要度とを比較し、その比較結果に応じて、該命令のア
ドレス記憶手段に格納されたアドレスの命令に飛び越す
ようにしたことを特徴とする命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181115A JPS6072029A (ja) | 1983-09-29 | 1983-09-29 | 命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181115A JPS6072029A (ja) | 1983-09-29 | 1983-09-29 | 命令処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072029A true JPS6072029A (ja) | 1985-04-24 |
Family
ID=16095106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181115A Pending JPS6072029A (ja) | 1983-09-29 | 1983-09-29 | 命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072029A (ja) |
-
1983
- 1983-09-29 JP JP58181115A patent/JPS6072029A/ja active Pending
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