JPS61283930A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61283930A JPS61283930A JP12586185A JP12586185A JPS61283930A JP S61283930 A JPS61283930 A JP S61283930A JP 12586185 A JP12586185 A JP 12586185A JP 12586185 A JP12586185 A JP 12586185A JP S61283930 A JPS61283930 A JP S61283930A
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- Japan
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- instruction
- microprogram
- string
- strings
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特にその連続する複数
の命令の高速処理に関する。
の命令の高速処理に関する。
本発明は、メモリ内の命令を順次実行する情報処理装置
において、 あらかじめ決められた連続する複数の命令について、こ
の命令語列を一括処理するマイクロプロ５グラムによっ
て実行処理する手段を設けることにより、 命令の同時処理を可能とし、処理の高速化を図ったもの
である。
において、 あらかじめ決められた連続する複数の命令について、こ
の命令語列を一括処理するマイクロプロ５グラムによっ
て実行処理する手段を設けることにより、 命令の同時処理を可能とし、処理の高速化を図ったもの
である。
従来の情報処理装置においては、各命令はいくつかのマ
イクロプログラムステツブを共有化することはあっても
、各命令は論理的に独立したマイ。
イクロプログラムステツブを共有化することはあっても
、各命令は論理的に独立したマイ。
クロプログラムルーチンで処理されていた。すなわち連
□続する命′令の組合せによってマイクロプログラム処
理の内容を変えることはなかった。
□続する命′令の組合せによってマイクロプログラム処
理の内容を変えることはなかった。
このような従来の従来処理装置では、先行する命令のマ
イクロプログラムの実行が完了した後に後続の命令のマ
イクロプログラムの実行に入る。
イクロプログラムの実行が完了した後に後続の命令のマ
イクロプログラムの実行に入る。
すなわち、先行する命令の演算結果を後続する命令が参
照する場合は、先行する命令のマイクロプログラム処理
が終わってからつまり先行する命令の演算結果が汎用レ
ジスタあるいはメモリに格納されてから、後続の命令の
マイクロプログラム処理において上記演算結果を汎用レ
ジスタあるいはメモリから読み出す。したがって、先行
する命令がその演算結果を汎用レジスタあるいはメモリ
に書込み、後続の命令がそれを読み出すことに処理時間
がかかる欠点があった。また互いに全く無関係な命令で
かつ演算器Ｂ′は原理的に各命令ごとに独立して動作可
能であるが、これら同時に実行処理可能な命令でもシー
ケンシャルに実行しなければならないという欠点があっ
た。
照する場合は、先行する命令のマイクロプログラム処理
が終わってからつまり先行する命令の演算結果が汎用レ
ジスタあるいはメモリに格納されてから、後続の命令の
マイクロプログラム処理において上記演算結果を汎用レ
ジスタあるいはメモリから読み出す。したがって、先行
する命令がその演算結果を汎用レジスタあるいはメモリ
に書込み、後続の命令がそれを読み出すことに処理時間
がかかる欠点があった。また互いに全く無関係な命令で
かつ演算器Ｂ′は原理的に各命令ごとに独立して動作可
能であるが、これら同時に実行処理可能な命令でもシー
ケンシャルに実行しなければならないという欠点があっ
た。
本発明の目的は、上記の欠点を除去することにより、□
命令の並行処理が可能で、命令処理の高速化を図った情
報処理装置を提供することにある。
命令の並行処理が可能で、命令処理の高速化を図った情
報処理装置を提供することにある。
本発明の情報処理装置は、各命令語を個別に実行する第
１のマイクロプログラムが格納された制御メモリと、実
行すべき命令語列を一時蓄積する実行命令語列レジスタ
と、この実行命令語列レジスタの内容にしたがって上記
制御メモリからマイクロプログラムを読み出して命令を
実行する手段を含む制御回路とを備えた情報処理装置に
おいて、制御メモリには連続する複数の命令語からなる
命令語列を一つの処理単位として実行する第２のマイク
ロプログラムが格納され、上記第１および第２のマイク
ロプログラムの処理内容に対応して命令語列および命令
語の属性の列を記憶する命令語列レジスタ群と、この命
令語列レジスタ群の内容と上記実行命令語列レジスタの
内容とを比較する命令語列比較回路と、上記実行命令語
列レジスタに、蓄積された命令語列内の各命令間の関係
を検出する命令関係検出回路とを備え、上記制御回路に
は、上記命令語列比較回路および上記命令関係検出回路
の出力にしたがって上記第１のマイクロプログラムまた
は上記第２のマイクロプログラムのいずれかを実行させ
る手段を含むことを特徴とする。
１のマイクロプログラムが格納された制御メモリと、実
行すべき命令語列を一時蓄積する実行命令語列レジスタ
と、この実行命令語列レジスタの内容にしたがって上記
制御メモリからマイクロプログラムを読み出して命令を
実行する手段を含む制御回路とを備えた情報処理装置に
おいて、制御メモリには連続する複数の命令語からなる
命令語列を一つの処理単位として実行する第２のマイク
ロプログラムが格納され、上記第１および第２のマイク
ロプログラムの処理内容に対応して命令語列および命令
語の属性の列を記憶する命令語列レジスタ群と、この命
令語列レジスタ群の内容と上記実行命令語列レジスタの
内容とを比較する命令語列比較回路と、上記実行命令語
列レジスタに、蓄積された命令語列内の各命令間の関係
を検出する命令関係検出回路とを備え、上記制御回路に
は、上記命令語列比較回路および上記命令関係検出回路
の出力にしたがって上記第１のマイクロプログラムまた
は上記第２のマイクロプログラムのいずれかを実行させ
る手段を含むことを特徴とする。
本発明は、制御メモリに、各命令語を個別に実行する第
１のマイクロプログラムと、命令語列を一つの処理単位
として実行する第２のマイクロプログラムを格納してお
く。一方これらマイクロプログラムの処理内容に対応す
る命令語および命令語列の属性の列を命令語列レジスタ
群に記憶保持させる。命令語列比較回路で、この命令語
列レジスタ群の内容と実行しようとする命令語および命
令語列の内容を比較し、さらに命令関係検出回路で命令
語列内の各命令間の関係を検出する。この゛検出結果と
上記比較結果と実行しようとする命令語および命令語列
とを制御回路が受けて、制御回路が、実行しようとする
命令語がレジスタ群に登 ・録されている命令列の一つ
と一致し、かつ先行する命令の演算結果を後続の命令が
参照する場合には、制御メモリに格納された第２のマイ
クロプログラムを起動させ、上記条件が満たされない場
合は第１のマイクロプログラムを起動させる。この動作
により、同時に処理可能な命令は同時に処理されて、命
令処理の高速化が図られる。
１のマイクロプログラムと、命令語列を一つの処理単位
として実行する第２のマイクロプログラムを格納してお
く。一方これらマイクロプログラムの処理内容に対応す
る命令語および命令語列の属性の列を命令語列レジスタ
群に記憶保持させる。命令語列比較回路で、この命令語
列レジスタ群の内容と実行しようとする命令語および命
令語列の内容を比較し、さらに命令関係検出回路で命令
語列内の各命令間の関係を検出する。この゛検出結果と
上記比較結果と実行しようとする命令語および命令語列
とを制御回路が受けて、制御回路が、実行しようとする
命令語がレジスタ群に登 ・録されている命令列の一つ
と一致し、かつ先行する命令の演算結果を後続の命令が
参照する場合には、制御メモリに格納された第２のマイ
クロプログラムを起動させ、上記条件が満たされない場
合は第１のマイクロプログラムを起動させる。この動作
により、同時に処理可能な命令は同時に処理されて、命
令処理の高速化が図られる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック構成図である。実
行命令語列レジスタ１は、実行しようとする命令語ある
いは命令語列を保持する。この命令語るあいは命令語列
が実行されると次に実行すべき命令語列が供給される。
行命令語列レジスタ１は、実行しようとする命令語ある
いは命令語列を保持する。この命令語るあいは命令語列
が実行されると次に実行すべき命令語列が供給される。
命令語列レジスタ群２には連続する複数の命令語からな
る命令語列を複数個記１Ｏ保持する。ただし、制御回路
５が制御メモリ６の開始アドレスを決定するのに不要な
命令語内の情報は、命令語列レジスタ群２には記４．ｖ
しない。命令語比較回路４はこれから実行しようとする
実行命令語列レジスタ１内の命令列の必要な部分と、命
令語列レジスタ群２内の命令語列の各々と比較する。命
令関係検出回路３は本実施例においては、先行する命令
の結果を後続の命令が参照するかどうか、すなわち先行
命令のディスティネーションが後続命令のソースと一致
しているかどうかを検出する。制御回路５ば、命令語列
比較回路４、命令関係検出回路３および実行命令語列レ
ジスタ１の出力を受けて、実行しようとする実行命令語
列レジスタ１内の命令語が命令語列レジスタ群２に登録
されている命令列の一つと一致し、かつ先行する命令の
演算結果を後続の命令が参照する場合に、先行する命令
の演算結果をメモリ８あるいは汎用レジスタ９を介さず
に、演算回路７内で演算回路７の入力に廻し込み後続の
命令を実行するよう、演算回路７を制御する制御メモリ
６内のマイクロプログラムの開始アドレスを決定し、こ
のアドレスで制御メモリ６を起動する。
る命令語列を複数個記１Ｏ保持する。ただし、制御回路
５が制御メモリ６の開始アドレスを決定するのに不要な
命令語内の情報は、命令語列レジスタ群２には記４．ｖ
しない。命令語比較回路４はこれから実行しようとする
実行命令語列レジスタ１内の命令列の必要な部分と、命
令語列レジスタ群２内の命令語列の各々と比較する。命
令関係検出回路３は本実施例においては、先行する命令
の結果を後続の命令が参照するかどうか、すなわち先行
命令のディスティネーションが後続命令のソースと一致
しているかどうかを検出する。制御回路５ば、命令語列
比較回路４、命令関係検出回路３および実行命令語列レ
ジスタ１の出力を受けて、実行しようとする実行命令語
列レジスタ１内の命令語が命令語列レジスタ群２に登録
されている命令列の一つと一致し、かつ先行する命令の
演算結果を後続の命令が参照する場合に、先行する命令
の演算結果をメモリ８あるいは汎用レジスタ９を介さず
に、演算回路７内で演算回路７の入力に廻し込み後続の
命令を実行するよう、演算回路７を制御する制御メモリ
６内のマイクロプログラムの開始アドレスを決定し、こ
のアドレスで制御メモリ６を起動する。
一方実行しようとする命令語列が上記の条件を満たさな
いときには、命令語内の各命令単独で処理するマイクロ
プログラムの開始アドレスで制御メモリ６を起動する。
いときには、命令語内の各命令単独で処理するマイクロ
プログラムの開始アドレスで制御メモリ６を起動する。
本発明の特徴は、第１図において、命令語列レジスタ群
２、命令関係検出回路３、命令語列比較回路４、制御回
路５および制御メモリ６を設けたことにある。
２、命令関係検出回路３、命令語列比較回路４、制御回
路５および制御メモリ６を設けたことにある。
次に、本実施例の動作を第２図に示す具体例を用いて詳
細に説明する。命令語列レジスタ群２内には第２図に示
す３つの命令語のオペレーションコードの列が登録され
ている。いま、連続する２つの命令 ＡＤＤ Ｇｌ、Ｇ２ （Ｇ １−− （Ｇ １． ）→−（Ｃ；２））ＳＵＢ
Ｇｌ、Ｇ３ （Ｇｌ←貞Ｇｌ）−（Ｇ３）） が実行命令語列レジスタＩ内に供給され、実行される場
合を説明する。−上記命令列は汎用レジスタＧ１と０２
の内容を加算しその結果を汎用レジスタＧｌに格納し、
さらに」−記結果から汎用レジスタＧ３の内容を減算し
結果を汎用レジスタＧ１に格納する。
細に説明する。命令語列レジスタ群２内には第２図に示
す３つの命令語のオペレーションコードの列が登録され
ている。いま、連続する２つの命令 ＡＤＤ Ｇｌ、Ｇ２ （Ｇ １−− （Ｇ １． ）→−（Ｃ；２））ＳＵＢ
Ｇｌ、Ｇ３ （Ｇｌ←貞Ｇｌ）−（Ｇ３）） が実行命令語列レジスタＩ内に供給され、実行される場
合を説明する。−上記命令列は汎用レジスタＧ１と０２
の内容を加算しその結果を汎用レジスタＧｌに格納し、
さらに」−記結果から汎用レジスタＧ３の内容を減算し
結果を汎用レジスタＧ１に格納する。
実行命令語列レジスタ１内のオペレーションコード列ｒ
ＡＤｒｌ−３ＵＢＪは命令語列比較回路４によてっ命令
語列レジスタ群２内のオペレーションコード列の各々と
比較され、この場合登録されている第１のオペレーショ
ンコード列ｒＡＤＩ）−３ＵＢＪと一致しているのでこ
の旨、制御回路５に報告する。命令関係検出回路３は、
実行命令語ｑ
−−−列レジスタ１内のＡＤＤ命令のディスティ
ネーションフィールドと、ＳＵＢ命令の２つのソースフ
ィールドを比較することによって後続のＳＵＢ命令が先
行のＡＤＤ命令の演算結果を参照することを制御回路５
に報告する。制御回路５は、上記報告信号を受けて制御
メモリ６内のＡＤＤ−３ＵＢの命令語列を一括処理する
マイクロプログラムを起動する。起動された制御メモリ
６は、第３図に示すタイミングで演算回路７を制御し、
ＡＤＤ−３ＵＢの命令語列を実行する。すなわち、まず
第１マシンサイクルで汎用レジスタＧ１、Ｇ２の内容を
それぞれレジスタＲ１、Ｒ２に読み出し、第２マシンサ
イクルで加算結果をレジスタＲ３にセットし、第３マシ
ンサイクルでレジスタＲ３の内容を汎用レジスタＧ１に
格納するとともにレジスタＲ１にもセットし、これと平
行して汎用レジスタＧ３の内容をレジスタＲ２に読み出
す。第４マシンサイクルでは、レジスタＲ３にレジスタ
Ｒ１とＲ２の減算結果をセットする。最後の第５マシン
サ、イクルでは、最終結果を汎用レジスタＧ１に格納す
る。参考として本発明の装置を使わずにＡＤＤ命令とＳ
ＵＢ命令を個別に実行したときのタイムチャートを第４
図に示す。第３図と第４図とを比較すると明らかなよう
に、先行する命令の結果の格納と後続の命令のオペラン
ドの読み出しとを同時に実行する分だけ、本発明の装置
の方が必要とする処理時間は少なくなっている。
ＡＤｒｌ−３ＵＢＪは命令語列比較回路４によてっ命令
語列レジスタ群２内のオペレーションコード列の各々と
比較され、この場合登録されている第１のオペレーショ
ンコード列ｒＡＤＩ）−３ＵＢＪと一致しているのでこ
の旨、制御回路５に報告する。命令関係検出回路３は、
実行命令語ｑ
−−−列レジスタ１内のＡＤＤ命令のディスティ
ネーションフィールドと、ＳＵＢ命令の２つのソースフ
ィールドを比較することによって後続のＳＵＢ命令が先
行のＡＤＤ命令の演算結果を参照することを制御回路５
に報告する。制御回路５は、上記報告信号を受けて制御
メモリ６内のＡＤＤ−３ＵＢの命令語列を一括処理する
マイクロプログラムを起動する。起動された制御メモリ
６は、第３図に示すタイミングで演算回路７を制御し、
ＡＤＤ−３ＵＢの命令語列を実行する。すなわち、まず
第１マシンサイクルで汎用レジスタＧ１、Ｇ２の内容を
それぞれレジスタＲ１、Ｒ２に読み出し、第２マシンサ
イクルで加算結果をレジスタＲ３にセットし、第３マシ
ンサイクルでレジスタＲ３の内容を汎用レジスタＧ１に
格納するとともにレジスタＲ１にもセットし、これと平
行して汎用レジスタＧ３の内容をレジスタＲ２に読み出
す。第４マシンサイクルでは、レジスタＲ３にレジスタ
Ｒ１とＲ２の減算結果をセットする。最後の第５マシン
サ、イクルでは、最終結果を汎用レジスタＧ１に格納す
る。参考として本発明の装置を使わずにＡＤＤ命令とＳ
ＵＢ命令を個別に実行したときのタイムチャートを第４
図に示す。第３図と第４図とを比較すると明らかなよう
に、先行する命令の結果の格納と後続の命令のオペラン
ドの読み出しとを同時に実行する分だけ、本発明の装置
の方が必要とする処理時間は少なくなっている。
以上、レジスターレジスタ間の演算命令の列について説
明したが、先行するロード命令とそのロードデータを参
照する演算命令、あるいは、先行する演算命令とその結
果をストアする命令等の組合せでも同様である。また、
上記の実施例においては、命令語列内の命令が互いに無
関係である場合には、それらの命令は個別に実行するも
のとしたが、より好ましい実施例においては、そのよう
な場合にも一括処理することによって先行する。
明したが、先行するロード命令とそのロードデータを参
照する演算命令、あるいは、先行する演算命令とその結
果をストアする命令等の組合せでも同様である。また、
上記の実施例においては、命令語列内の命令が互いに無
関係である場合には、それらの命令は個別に実行するも
のとしたが、より好ましい実施例においては、そのよう
な場合にも一括処理することによって先行する。
命令の結果の格納と、後続の命令のオペランドの読出し
を同時に実行することにより高速化が可能である。さら
に別のより好ましい実施例においては、命令を汎用レジ
スタ間の演算命令、メモリと汎用レジスタ間の演算命令
、メモリのデータを汎用レジスタに格納するロード命令
、汎用レジスタの内容をメモリに格納するストア命令等
にタイプ分けした属性を、オペレーションコードの代わ
りに命令語列レジスタ群２に記憶保持する。その際には
、命令語列比較回路４には、実行命令語列レジスタ１内
のオペレーションコードを上記のタイプに分類する属性
デコード回路が加わる。
を同時に実行することにより高速化が可能である。さら
に別のより好ましい実施例においては、命令を汎用レジ
スタ間の演算命令、メモリと汎用レジスタ間の演算命令
、メモリのデータを汎用レジスタに格納するロード命令
、汎用レジスタの内容をメモリに格納するストア命令等
にタイプ分けした属性を、オペレーションコードの代わ
りに命令語列レジスタ群２に記憶保持する。その際には
、命令語列比較回路４には、実行命令語列レジスタ１内
のオペレーションコードを上記のタイプに分類する属性
デコード回路が加わる。
〔発明の効果〕
以上説明したように本発明は、あらかじめ決められた連
続する複数の命令をこの命令語列を一括処理するマイク
ロプログラムによって実行処理することにより、各命令
間で同時に処理可能なことがらを並行して処理でき、命
令処理の高速化が実現できる効果がある。
続する複数の命令をこの命令語列を一括処理するマイク
ロプログラムによって実行処理することにより、各命令
間で同時に処理可能なことがらを並行して処理でき、命
令処理の高速化が実現できる効果がある。
第１図は本発明の一実施例を示すブロック構成図
第２図は第１図の詳細ブロック図。
第３図は第２図における演算タイムチャート。
第４図は第３図に対する従来装置の演算タイムチャート
。 １・・・実行命令語列レジスタ、２・・・命令語列レジ
スタ群、３・・・命令関係検出回路、４・・・命令語列
比較回路、５・・・制御回路、６・・・制御メモリ、７
・・・演算回路、８・・・メモリ、９・・・汎用レジス
タ、Ｇ１、Ｇ２、Ｇ３・・・汎用レジスタ、Ｒ１、Ｒ２
、Ｒ３・・・レジスタ。
。 １・・・実行命令語列レジスタ、２・・・命令語列レジ
スタ群、３・・・命令関係検出回路、４・・・命令語列
比較回路、５・・・制御回路、６・・・制御メモリ、７
・・・演算回路、８・・・メモリ、９・・・汎用レジス
タ、Ｇ１、Ｇ２、Ｇ３・・・汎用レジスタ、Ｒ１、Ｒ２
、Ｒ３・・・レジスタ。
Claims (1)
- （１）各命令語を個別に実行する第１のマイクロプログ
ラムが格納された制御メモリと、 実行すべき命令語列を一次蓄積する実行命令語列レジス
タと、 この実行命令語列レジスタの内容にしたがって上記制御
メモリからマイクロプログラムを読み出して命令を実行
する手段を含む制御回路と を備えた情報処理装置において、 制御メモリには連続する複数の命令語からなる命令語列
を一つの処理単位として実行する第２のマイクロプログ
ラムが格納され、 上記第１および第２のマイクロプログラムの処理内容に
対応して命令語列および命令語の属性の列を記憶する命
令語列レジスタ群と、 この命令語列レジスタ群の内容と上記実行命令語列レジ
スタの内容とを比較する命令語列比較回路と、 上記実行命令語列レジスタに蓄積された命令語列内の各
命令間の関係を検出する命令関係検出回路と を備え、 上記制御回路には、上記命令語列比較回路および上記命
令関係検出回路の出力にしたがって上記第１のマイクロ
プログラムまたは上記第２のマイクロプログラムのいず
れかを実行させる手段を含む ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12586185A JPS61283930A (ja) | 1985-06-10 | 1985-06-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12586185A JPS61283930A (ja) | 1985-06-10 | 1985-06-10 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61283930A true JPS61283930A (ja) | 1986-12-13 |
Family
ID=14920755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12586185A Pending JPS61283930A (ja) | 1985-06-10 | 1985-06-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61283930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141746A (en) * | 1997-10-20 | 2000-10-31 | Fujitsu Limited | Information processor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818754A (ja) * | 1981-07-27 | 1983-02-03 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 命令処理ユニツト |
-
1985
- 1985-06-10 JP JP12586185A patent/JPS61283930A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818754A (ja) * | 1981-07-27 | 1983-02-03 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 命令処理ユニツト |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141746A (en) * | 1997-10-20 | 2000-10-31 | Fujitsu Limited | Information processor |
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