JPS62288940A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に情報処理装置におけ
る連続する命令の高速処理に関する。

〔従来の技術〕

従来、この種の情報、処理装置においては、各命令はい
くつかのマイクロプログラムステップを共有化すること
はあっても、論理的かつ時間的に独立したマイクロプロ
グラムルーチンで処理されていた。すなわち、連続する
命令の組合せによってマイクロプログラム処理の内容を
変えることはなかった。

したがって１、従来の情報処理装置では、先行する命令
（以下、単に先行命令と称する）のマイクロプログラム
の実行が完了した後に、この先行命令の直後に後続する
命令（以下、単に後続命令と称する）のマイクロプログ
ラムの実行に入っていた。

〔発明が解決しようとする問題点〕

−ヒ述した従来の情報処理装置では、情報処理装置が複
数の演算処理ユニットを備え、先行命令と後続命令とが
互いに全く無関係な命令で各命令毎に独立して動作可能
である場合でも、これら同時に実行処理可能な命令をシ
ーケンスシャルに実行しなければならないという欠点が
ある。

本発明の目的は、上述の点に鑑み、メモリ内の命令を順
次実行する情報処理装置において、連続する命令につい
て先行命令の後半部分の処理と後続命令の処理とが同時
に実行できるときにこれらを並行あるいは一括処理する
ことにより、演算処理を高速化するようにした情報処理
装置を提供することにある。

〔問題点を解決するための手段〕

本発明の情報処理装置は、各命令を個別に実行する第１
のマイクロプログラムおよび実行中の命令の後半部分の
処理と後続命令の処理とを並行あるいは一括処理する第
２のマイクロプログラムを格納する制御メモリと、前記
実行中の命令と前記後続命令との間の関係を検出する命
令関係検出回路と、前記後続命令を識別する命令識別回
路と、メモリ内の命令の内容にしたがって前記制御メモ
リからマイクロプログラムを読み出して実行し前記命令
識別回路および前記命令関係検出回路の出力ならびに実
行中のマイクロプログラムの指示に応答してこの実行中
のマイクロプログラムの処理を継続するかまたはこの実
行中のマイクロプログラムの処理を中断して前記第２の
マイクロプログラムを起動して実行する制御回路とを含
む。

〔作用〕

本発明の情報処理装置では、制御メモリが各命令を個別
に実行する第１のマイクロプログラムおよび実行中の命
令の後半部分の処理と後続命令の処理とを並行あるいは
一括処理する第２のマイクロプログラムを格納しており
、命令関係検出回路が実行中の命令と後続命令との間の
関係を検出し、命令識別回路が後続命令を識別し、制御
回路がメモリ内の命令の内容にしたがって制御メモリか
４マイクロプログラムを読み出して命令を実行し命令識
別回路および命令関係検出回路の出力ならびに実行中の
マイクロプログラムの指示に応答して実行中のマイクロ
プログラムの処理を継続するかまたは実行中のマイクロ
プログラムの処理を中断して第２のマイクロプログラム
を起動する。

（実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。本
実施例の情報処理装置は、先行制御回路１と、命令関係
検出回路２と、命令識別回路３と、制御メモリアドレス
制御回路４と、制御メモリ回路５と、制御回路６と、演
算回路７と、メモリ８と、汎用レジスタ９とから、その
主要部が構成されている。

先行制御回路１は、メモリ８から命令語を順次読み出し
、読み出した命令語内のディスティネーションフィール
ドとソースフィールドとの値を命令関係検出回路２内の
ディスティネーションバソファ２１とソースバッファ２
２とにそれぞれ供給する。

また、先行制御回路１は、各命令語を処理する制御メモ
リ５１内のマイクロプログラムの先頭アドレスを命令識
別回路３内のマイクロプログラム先頭アドレスハソファ
３１に供給する。

命令関係検出回路２は、ディスティネーションパンファ
２Ｉと、ソースバッファ２２と、ディスティネーション
ハソファ２１の読出しレジスタ２３と、読出しレジスタ
２３の出力とソースバッファ２２の出力とを比較する比
較回路２４とを有する。

ディスティネーションバソファ２１は、先行制御回路１
から供給されるディスティネーションを記憶保持し、そ
の出力ラインには制御メモリ５１内のマイクロプログラ
ムによって現在実行中の命令の直後の後続命令のディス
ティネーションが出力される。現在実行中の命令の処理
が終了し後続命令が起動されたときには、後続命令のデ
ィスティネーションが読出しレジスタ２３に取り込まれ
るとともに、ディスティネーションバソファ２１の出力
ラインには後続命令のさらに次の命令のディスティネー
ションが出力される。

ソースバッファ２２は、先行制御回路１から供給される
ソースを記憶保持し、その出力ラインにはディスティネ
ーシロンバソファ２１と同様に現在実行中の命令の直後
の後続命令のソースが出力される。現在実行中の命令の
処理が終わって後続命令が起動されたときには、ソース
ハソファ２２の出力ラインには後続命令のさらに次の命
令のソースが出力される。

比較回路２４は、読出しレジスタ２３の内容とソースハ
ソファ２２の出力との一致を検出する。すなわち、現在
実行中の命令のディスティネーションと後続命令のソー
スとの一致を検出する。もし両者が一致していれば、現
在実行中の命令の結果を後続命令が使用することを意味
する。

命令識別回路３は、マイクロプログラム先頭アドレスバ
ッファ３１と、比較回路３２とを有する。

マイクロプログラム先頭アドレスバッファ３１は、先行
制御回路１から供給される各命令語を処理する制御メモ
リ５１内の第１のマイクロプログラムの先頭アドレスを
記憶保持し、マイクロプログラム先頭アドレスバッファ
３１の出力ラインには現在実行中の命令の直後の後続命
令のマイクロプログラムの先頭アドレスが出力されてい
る。

比較回路３２は、マイクロプログラム先頭アドレスバッ
ファ３１の出力、すなわち現在実行中の命令の直後の後
続命令のマイクロプログラムの先頭アドレスと現在実行
中のマイクロプログラムで指示される後続命令のマイク
ロプログラムの先頭アドレスとの一致を検出する。

制御メモリアドレス制御回路４は、アドレス修飾回路４
１と、アドレスレジスタ４２とを有し、制御メモリ５１
に格納されているマイクロプログラムのアドレスを指定
する。

アドレスレジスタ４２には、命令起動時のマイクロプロ
グラムの先頭アドレスとして制御回路６の指示に応じて
マイクロプログラム先頭アドレスバッファ３１の出力ま
たはこの出力をアドレス修飾回路４１によって修飾変更
したものがセットされる。

なお、本実施例の情報処理装置においては、各命令のマ
イクロプログラムの先頭アドレスは偶数値に決められて
おり、アドレス修飾回路旧はマイクロプログラム先頭ア
ドレスバッファ３１の出力の最下位ビットを反転して奇
数値にする機能を有す１つの命令を処理するマイクロプ
ログラムが起動されてから次の命令が起動されるまでは
、制御回路６の指示により周知の方法でアドレスレジス
タ４２が更新され、それに対応するマイクロプログラム
が制御メモリ５１から読み出されて実行される。

制御メモリ５１には、各命令を個別に実行処理する偶数
番地から始まる第１のマイクロプログラムと、アドレス
修飾回路４１によって奇数値に修飾されたアドレスで始
まる、先に実行中であった命令の残りの処理と新たに起
動される後続命令の処理とを並行あるいは一括処理する
第２のマイクロプログラムとが格納されている。

制御メモリ５１内のマイクロプログラムは、読出しレジ
スタ５２に読み出され、この内容に従って演算回路７を
はじめとする各部が制御される。

現在実行中の命令のマイクロプログラムの途中において
直後の後続命令の種類や命令関係の依存性によっては残
りの処理が後続命令の処理と並行あるいは一括して実行
可能なときに第２のマイクロプログラムを起動するため
に、マイクロプログラムにはマイクロプログラムの先頭
アドレスで表現された命令の種類を指示するフィールド
が設けられ、このフィールドが命令識別回路３内の比較
回路３２によって後続命令のマイクロプログラムの先頭
アドレスと比較される。

一方、命令関係検出回路２においては、現在実行中の命
令の結果の格納位置と直後の後続命令のオペランドの読
出し位置とが比較される。マイクロプログラムによって
第２のマイクロプログラムの起動指示が出たときには、
比較回路２４および３２における２つの比較結果がとも
に一致していれば制御回路６の指示により現在実行中の
命令の残りの処理と後続命令の処理とを並行あるいは一
括して実行する第２のマイクロプログラムが起動される
。比較回路２４および３２における２つの比較結果が１
つでも一致していなければ、第２のマイクロプログラム
は起動されず、現在実行中のマイクロプログラムの実行
を継続してその処理が終了した時点で後続命令を処理す
る第１のマイクロプログラムが起動される。

演算回路７は、読出しレジスタ７１および７２と、セレ
クタ７３と、１２ビツト×３２ビツト幅の乗算器７４と
、６４ビツトのシフタ７５と、６４ビ・ント幅の加算器
７６と、結果レジスタ７７とを含んで構成されている。

この演算回路７は、読出しレジスタ５２に読み出された
マイクロプログラムによって制御される。

３２ビツト×３２ビツトの固定小数点の乗算命令を実行
する場合、乗数と被乗数とが読出しレジスタ７１と７２
とにそれぞれ読み出され、読出しレジスタ７１に読み出
された乗数はセレクタ７３によって３分割されて３回に
わたり乗算器７４に入力され、そのたびにその部分積が
結果レジスタ７７に取り込まれ、それがシフタ７５を介
して次の部分積に加算器７６によって加算される。

結果レジスタ７７に得られた最終結果は、汎用レジスタ
９あるいはメモリ８に格納される。

次に、このように構成された本実施例の情報処理装置の
動作について説明する。なお、ここでは第２図１ａｌに
示す命令語列を実行する場合を例にとって具体的に説明
する。

第２図［ａ）に示す命令語列は、汎用レジスタＧ１と６
２との内容を乗算し、その結果をメモリ８に格納するも
のである。

第２図１ａｌには、Ｍ　Ｉ−Ｔ命令（乗算命令）を実行
中に１ｊｉ続の５ＴＯＲＥ命令（格納命令）の第２のマ
イクロプログラムを起動すべく、そのマイクロプログラ
ム語が制御メモリ５１の読出しレジスタ５２に読み出さ
れたときの各部の状態が示されている。

ディスティネーションバッファ２１、ソースバッファ２
２およびマイクロ□プログラム先頭アドレスバッファ３
１には、それぞれ後続の５ＴＯＲＥ命令の該当する値が
出力されている。ディスティネーションバッファ２１の
読出しレジスタ２３には、現在実行中のＭＬ、Ｔ命令の
ディスティネーションＧ１が入っている。したがって、
比較回路２４は一致信号を出力する。

一方、マイクロプログラム内の後続命令を指定するフィ
ールドには、５ＴＯＰＢ命令を表わす“０２００□”が
入っており、比較回路３２も一致信号を出力する。読出
しレジスタ５２内のマイクロプログラムの別のフィール
ドには、第２のマイクロプログラムの起動コマンドが入
っており、これが制御回路６内のデコーダ６ａでデコー
ドされ、２つの比較回路２４および３２の出力とアンド
回路６ｂで論理積がとられ、真の第２のマイクロプログ
ラムの起動指示信号となる。

真の第２のマイクロプログラムの起動指示信号が出力さ
れると、制御メモリ５１のアドレスレジスタ４２には後
続の５ＴＯＲＥ命令の第１のマイクロプログラムの先頭
アドレス”０２０ＯＮ”の最下位ビットを反転した値“
０２０１＋＋　”がセットされ、“０２０１１１”番地
から始まる５ＴＯＲＥ命令を実行する第２のマイクロプ
ログラムが起動される。この第２のマイクロプログラム
によって直前のＭ　Ｌ　Ｔ命令の結果が汎用レジスタＧ
１に格納されるとともにメモリ８に格納される。

第３図に第２ＦＵ（ａｌに示した命令語列を本実施例の
情報処理装置で実行したときのタイムチャートを示す。

第１マシンサイクルでＭＬＴ命令を実行する第１のマイ
クロプログラムの先頭アドレス“０１００＋＋”がアド
レスレジスタ４２に入り、ＭＬＴ命令のマイクロプログ
ラムが起動される。この起動されたマイクロプログラム
は、順次汎用レジスタＧｌおよびＧ２からオペランドを
読み出して乗算処理を実行していくが、第３マシンサイ
クルで後続の５ＴＯＲＥ命令を実行する第２のマイクロ
プログラムの起動指示を発行する。すると、第４マシン
サイクルで先頭アドレス″０２０１１Ｉ　″で５ＴＯＲ
Ｅ命令を実行する第２のマイクロプログラムが起動され
（先行するＭＬＴ命令の最終結果の結果レジスタ７７へ
の取込みと後続する５ＴＯＲＥ命令による汎用レジスタ
９およびメモリ８への書込みとが行われる。

参考として、第２図１ａｌに示した命令語列を本実施例
の情報処理装置を使わずにＭＬＴ命令と５ＴＯＲＥ命令
とを個別に実行したときのタイムチャートを第４図に示
す。

第３図のタイムチャートと第４図のタイムチャートとを
比較すると明らかなように、本実施例の情報処理装置に
おける処理では先行するＭＬＴ命令の処理と後続の５Ｔ
ＯＲＥ命令の処理とを並行あるいは一括して処理する分
だけ処理時間が短くなっている。

なお、第１図に示した実施例の情報処理装置では、現在
実行中の命令のディスティネーションと後続命令の１つ
のソースとの比較しか行っていないが、通常の２つのオ
ペランドを持つ演算命令ではそのディスティネーション
はソースでもあるので、命令関係検出回路２としては第
５図に示すような回路がより好ましい。この命令関係検
出回路では、現在実行中の命令のディスティネーション
と後続命令の２つのソース（一方はディスティネーショ
ン八ソファ２１内にある）を２つの比較回路２４１およ
び２４２で比較し、それらの比較結果により第２のマイ
クロプログラムの先頭アドレスを決定する。

〔発明の効果〕

以上説明したように本発明は、連続する命令について先
行命令の後半部分の処理と後続命令の処理とが同時に実
行できるときにはこれらを並行あるいは一括処理するマ
イクロプログラムによって実行することにより、演算処
理の高速化を図ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａｌ
は第１図に示した情報処理装置の動作を説明のための命
令語列を示す図、 第２図山）は第１図に示した情報処理装置において第２
図ｆａｌに示した命令語列を実行したときの各部の状態
値を示す図、 第３図は第１図に示した情報処理装置の動作の一例を示
すタイムチャート、 第４図は従来の情報処理装置の動作の一例を示　′すタ
イムチャート 第５図は第１図中に示した命令関係検出回路のより好ま
しい一例を示す図である。 図において、 １・・・先行制御回路、 ２・・・命令関係検出回路、 ３・・・命令識別回路、 ４・・・制御メモリアドレス制御回路、５・・・制御メ
モリ回路、 ６・・・制御皿回路、 ７・・・演算回路、 ８・・・メモリ、 ９・・・汎用レジスタである。

Claims (1)

1. 【特許請求の範囲】 各命令を個別に実行する第１のマイクロプログラムおよ
   び実行中の命令の後半部分の処理と後続命令の処理とを
   並行あるいは一括処理する第２のマイクロプログラムを
   格納する制御メモリと、前記実行中の命令と前記後続命
   令との間の関係を検出する命令関係検出回路と、 前記後続命令を識別する命令識別回路と、 メモリ内の命令の内容にしたがって前記制御メモリから
   マイクロプログラムを読み出して実行し前記命令識別回
   路および前記命令関係検出回路の出力ならびに実行中の
   マイクロプログラムの指示に応答してこの実行中のマイ
   クロプログラムの処理を継続するかまたはこの実行中の
   マイクロプログラムの処理を中断して前記第２のマイク
   ロプログラムを起動して実行する制御回路と、 を含むことを特徴とする情報処理装置。