JPH0562388B2 - - Google Patents
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- JPH0562388B2 JPH0562388B2 JP13591384A JP13591384A JPH0562388B2 JP H0562388 B2 JPH0562388 B2 JP H0562388B2 JP 13591384 A JP13591384 A JP 13591384A JP 13591384 A JP13591384 A JP 13591384A JP H0562388 B2 JPH0562388 B2 JP H0562388B2
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- arithmetic
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- pipeline
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- 239000000872 buffer Substances 0.000 claims description 25
- 238000001514 detection method Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マスク付ベクトル演算機能を有す
るベクトル演算処理装置に関する。
るベクトル演算処理装置に関する。
大量のアレイ・オペランド・データを処理する
ベクトル演算の一つとして、マスク付ベクトル演
算が知られている。このマスク付ベクトル演算
は、オペランド・データに対して或るビツト列
（マスクビツト列）のビツト（マスクビツト）を
それぞれ割当て、このビツトに応じ、演算を実行
するか、或いはオペランド・データをそのまま出
力するかを制御する演算である。
ベクトル演算の一つとして、マスク付ベクトル演
算が知られている。このマスク付ベクトル演算
は、オペランド・データに対して或るビツト列
（マスクビツト列）のビツト（マスクビツト）を
それぞれ割当て、このビツトに応じ、演算を実行
するか、或いはオペランド・データをそのまま出
力するかを制御する演算である。
第３図は、マスク付ベルトル演算の一般的なフ
ローチヤートを示す。マスク付ベクトル演算で
は、まずビツト列の中からオペランド・データに
対応するビツトが読出される。そして、このビツ
トを分岐条件にして分岐し、演算を実行するか、
或いは演算を実行せずにオペランド・データを出
力し、次のデータの処理に移る。
ローチヤートを示す。マスク付ベクトル演算で
は、まずビツト列の中からオペランド・データに
対応するビツトが読出される。そして、このビツ
トを分岐条件にして分岐し、演算を実行するか、
或いは演算を実行せずにオペランド・データを出
力し、次のデータの処理に移る。
ところで、ベクトル演算処理装置は、アレイ・
オペランド・データを高速に処理するために、一
般にパイプライン処理機能を有している。この種
ベクトル演算処理装置の演算単位ごとの基本構成
を第４図に示す。同図において、１１は第１演算
部、１２はパイプラインレジスタ（PR）、１３は
第２演算部である。第４図のベクトル演算処理装
置では、パイプラインレジスタ１２により、演算
を上下２段に分割し、それぞれを（即ち第１演算
部１１、および第２演算部１３での各処理を）並
列に動作可能とすることにより、演算パイプライ
ン処理が行なわれる構成となつている。
オペランド・データを高速に処理するために、一
般にパイプライン処理機能を有している。この種
ベクトル演算処理装置の演算単位ごとの基本構成
を第４図に示す。同図において、１１は第１演算
部、１２はパイプラインレジスタ（PR）、１３は
第２演算部である。第４図のベクトル演算処理装
置では、パイプラインレジスタ１２により、演算
を上下２段に分割し、それぞれを（即ち第１演算
部１１、および第２演算部１３での各処理を）並
列に動作可能とすることにより、演算パイプライ
ン処理が行なわれる構成となつている。
しかし、第４図のベクトル演算処理装置を用い
て、第３図のフローチヤートで示されるマスク付
ベクトル演算を実行する場合、マスクビツトの判
断動作や、演算を実行せずにオペランドデータを
そのまま出力する動作によつて演算パイプライン
が乱される問題があつた。このため、従来のベク
トル演算処理装置では、マスク付ベクトル演算の
場合に演算パイプライン処理が適用できない欠点
があつた。
て、第３図のフローチヤートで示されるマスク付
ベクトル演算を実行する場合、マスクビツトの判
断動作や、演算を実行せずにオペランドデータを
そのまま出力する動作によつて演算パイプライン
が乱される問題があつた。このため、従来のベク
トル演算処理装置では、マスク付ベクトル演算の
場合に演算パイプライン処理が適用できない欠点
があつた。
また、この種の従来のベクトル演算処理装置で
は、除算処理の実行の際に、除数＝０、または固
定小数点除算オーバーフローが発生した場合、次
に述べるように演算エラー（除算エラー）の制御
が煩雑になる欠点もあつた。一般に、ベクトル演
算処理装置などの演算処理装置では、除数＝０、
または固定小数点除算オーバーフローが発生する
と、被除数（第１オペランド）を不変として演算
エラー割込みを発生させる必要がある。このた
め、従来の演算処理装置では、除算演算部が結果
を出力する前に演算エラー割込みを発生させ、除
算演算部の出力を禁止する手段が採用されてい
た。これに対し、除数＝０および固定小数点除算
オーバフローと除く演算エラーの場合には、演算
部からの結果出力の後で演算エラー割込みが発生
される構成となつていた。このため、従来の演算
処理装置では、演算エラー割込みのタイミングと
して、結果出力の前と後とで２つの必要とし、し
たがつて演算エラーの制御（除算エラー処理）が
煩雑となり、そのためのハードウエア構成も複雑
なものになつていた。
は、除算処理の実行の際に、除数＝０、または固
定小数点除算オーバーフローが発生した場合、次
に述べるように演算エラー（除算エラー）の制御
が煩雑になる欠点もあつた。一般に、ベクトル演
算処理装置などの演算処理装置では、除数＝０、
または固定小数点除算オーバーフローが発生する
と、被除数（第１オペランド）を不変として演算
エラー割込みを発生させる必要がある。このた
め、従来の演算処理装置では、除算演算部が結果
を出力する前に演算エラー割込みを発生させ、除
算演算部の出力を禁止する手段が採用されてい
た。これに対し、除数＝０および固定小数点除算
オーバフローと除く演算エラーの場合には、演算
部からの結果出力の後で演算エラー割込みが発生
される構成となつていた。このため、従来の演算
処理装置では、演算エラー割込みのタイミングと
して、結果出力の前と後とで２つの必要とし、し
たがつて演算エラーの制御（除算エラー処理）が
煩雑となり、そのためのハードウエア構成も複雑
なものになつていた。
この発明は上記事情に鑑みてなされたものでそ
の目的は、マスク付ベクトル演算実行において演
算パイプライン処理が適用できるベクトル演算処
理装置を提供することにある。
の目的は、マスク付ベクトル演算実行において演
算パイプライン処理が適用できるベクトル演算処
理装置を提供することにある。
この発明の他の目的は、結果が第１オペランド
不変となる演算エラー発生時の演算エラーの制御
の簡略化を図ることにある。
不変となる演算エラー発生時の演算エラーの制御
の簡略化を図ることにある。
この発明によれば、第１オペランドと第２オペ
ランドとの間の演算を、ｎ段のパイプライン処理
により実行する演算部を備えたマイクロプログラ
ム制御方式のベクトル演算処理装置が提供されて
いる。
ランドとの間の演算を、ｎ段のパイプライン処理
により実行する演算部を備えたマイクロプログラ
ム制御方式のベクトル演算処理装置が提供されて
いる。
上記ベクトル演算処理装置には、演算対象とな
る第１オペランドを保持するバツフアレジスタ
と、マスク付ベクトル演算に際してマスクビツト
列を保持し、同ビツト列を上記演算部のパイプラ
イン処理に同期して１ビツトずつシフトするシフ
トレジスタとが設けられている。バツフアレジス
タに保持された第１オペランド、およびシフトレ
ジスタの所定位置から出力されるマスクビツト
は、演算部のパイプライン処理に同期して、縦続
ｎ−１段構成の各パイプラインレジスタを順に介
して出力される。最終段のパイプラインレジスタ
からの出力データ中のマスクビツトは、結果が第
１オペランド不変となる演算エラーを示す、上記
演算部からのエラー信号と共に論理ゲートに導か
れ、論理和がとられる。選択出力手段は、この論
理ゲートからの出力信号に応じ、演算部の演算結
果、または上記最終段のパイプラインレジスタか
らの出力データ中の第１オペランドのいずれか一
方を選択出力する。
る第１オペランドを保持するバツフアレジスタ
と、マスク付ベクトル演算に際してマスクビツト
列を保持し、同ビツト列を上記演算部のパイプラ
イン処理に同期して１ビツトずつシフトするシフ
トレジスタとが設けられている。バツフアレジス
タに保持された第１オペランド、およびシフトレ
ジスタの所定位置から出力されるマスクビツト
は、演算部のパイプライン処理に同期して、縦続
ｎ−１段構成の各パイプラインレジスタを順に介
して出力される。最終段のパイプラインレジスタ
からの出力データ中のマスクビツトは、結果が第
１オペランド不変となる演算エラーを示す、上記
演算部からのエラー信号と共に論理ゲートに導か
れ、論理和がとられる。選択出力手段は、この論
理ゲートからの出力信号に応じ、演算部の演算結
果、または上記最終段のパイプラインレジスタか
らの出力データ中の第１オペランドのいずれか一
方を選択出力する。
第１図はこの発明の一実施例に係るベクトル演
算処理装置の構成を示す。同図において、２０は
マイクロプログラム制御部、２１はマイクロ制御
部２０からのマイクロ命令の転送路であるマイク
ロ命令バス（以下、MIバスと称す）である。２
２は第１オペランドの転送路であるデータバス
（Ａバスと称す）、２３は第２オペランドの転送路
であるデータバス（Ｂバスと称す）、２４は演算
結果の転送路であるデータバス（Ｓバスと称す）
である。A1〜Anは２段の演算パイプライン処理
機能を有する演算部、Ｍはマスク付ベクトル制御
部である。演算部A1〜Anは、固有の演算機能
（例えば加算、乗算など）を有している。演算部
Ai（ｉ＝１〜ｍ）において、３１iはＡバス２２経
由で導かれる第１オペランドを保持するバツフア
レジスタ（BR）、３２iはＢバス２３経由で導か
れる第２オペランドを保持するバツフアレジスタ
（BR）である。３３iは第１演算部（初段演算
部）、３４iはパイプラインレジスタ（PR）、３５i
は第２演算部（最終段演算部）である。３６iは
マスク付ベクトル制御部Ｍからの後述する出力制
御信号５７が導かれるインバータ、３７iはMIバ
ス２１経由で導かれる（マイクロプログラム制御
部２０からの）マイクロ命令に従つて演算部Ai内
の各部を制御する制御回路（CNT）である。３
８iは制御回路３７iからの出力制御信号３９iおよ
びインバータ３６iからの出力信号が導かれるア
ンドゲート、４０iは出力ドライバである。出力
ドライバ４０iは、アンドゲート３８iからの出力
信号である出力制御信号４１iに応じ、第２演算
部３５iの演算結果をＳバス２４に出力する。
算処理装置の構成を示す。同図において、２０は
マイクロプログラム制御部、２１はマイクロ制御
部２０からのマイクロ命令の転送路であるマイク
ロ命令バス（以下、MIバスと称す）である。２
２は第１オペランドの転送路であるデータバス
（Ａバスと称す）、２３は第２オペランドの転送路
であるデータバス（Ｂバスと称す）、２４は演算
結果の転送路であるデータバス（Ｓバスと称す）
である。A1〜Anは２段の演算パイプライン処理
機能を有する演算部、Ｍはマスク付ベクトル制御
部である。演算部A1〜Anは、固有の演算機能
（例えば加算、乗算など）を有している。演算部
Ai（ｉ＝１〜ｍ）において、３１iはＡバス２２経
由で導かれる第１オペランドを保持するバツフア
レジスタ（BR）、３２iはＢバス２３経由で導か
れる第２オペランドを保持するバツフアレジスタ
（BR）である。３３iは第１演算部（初段演算
部）、３４iはパイプラインレジスタ（PR）、３５i
は第２演算部（最終段演算部）である。３６iは
マスク付ベクトル制御部Ｍからの後述する出力制
御信号５７が導かれるインバータ、３７iはMIバ
ス２１経由で導かれる（マイクロプログラム制御
部２０からの）マイクロ命令に従つて演算部Ai内
の各部を制御する制御回路（CNT）である。３
８iは制御回路３７iからの出力制御信号３９iおよ
びインバータ３６iからの出力信号が導かれるア
ンドゲート、４０iは出力ドライバである。出力
ドライバ４０iは、アンドゲート３８iからの出力
信号である出力制御信号４１iに応じ、第２演算
部３５iの演算結果をＳバス２４に出力する。
この実施例において、演算部Anは除算機能を
有する除算実行部である。演算部Anには、バツ
フアレジスタ３２ｍに保持された第２オペランド
（除数）が「０」であるか否かを検出するゼロ検
出部（ZDET）４２、およびオアゲート４３が更
に設けられている。ゼロ検出部４２は、除数＝０
の検出結果を保持し、除数＝０検出信号４４を出
力するフラグレジスタ（図示せず）を有する。ゼ
ロ検出部４２からの除数＝０検出信号４４はオア
ゲート４３に導かれる。このオアゲート４３に
は、固定小数点除算オーバフローを示す、演算部
３５ｍからのエラー信号４５も導かれる。オアゲ
ート４３からの出力信号は、結果が第１オペラン
ド（被除数）不変となる除算エラーを示す除算エ
ラー信号４６として、制御回路３７ｍおよびマス
ク付ベクトル制御部Ｍ（内の後述するオアゲート
５５）に導かれる。
有する除算実行部である。演算部Anには、バツ
フアレジスタ３２ｍに保持された第２オペランド
（除数）が「０」であるか否かを検出するゼロ検
出部（ZDET）４２、およびオアゲート４３が更
に設けられている。ゼロ検出部４２は、除数＝０
の検出結果を保持し、除数＝０検出信号４４を出
力するフラグレジスタ（図示せず）を有する。ゼ
ロ検出部４２からの除数＝０検出信号４４はオア
ゲート４３に導かれる。このオアゲート４３に
は、固定小数点除算オーバフローを示す、演算部
３５ｍからのエラー信号４５も導かれる。オアゲ
ート４３からの出力信号は、結果が第１オペラン
ド（被除数）不変となる除算エラーを示す除算エ
ラー信号４６として、制御回路３７ｍおよびマス
ク付ベクトル制御部Ｍ（内の後述するオアゲート
５５）に導かれる。
マスク付ベクトル制御部Ｍにおいて、５１はＡ
バス２２径由で導かれる第１オペランドを保持す
るバツフアレジスタ（BR）、５２はＢバス２３
経由で導かれるマスクビツト列が初期設定される
シフトレジスタ（SR）、５３はパイプラインレジ
スタ（PR）である。パイプラインレジスタ５３
には、バツフアレジスタ５１からの出力データ
（第１オペランド）、およびシフトレジスタ５２の
所定位置、例えば最上位ビツト位置からの出力ビ
ツト（マスクビツト）が、演算部Aiの演算パイプ
ライン処理に同期して保持される。５４はMIバ
ス２１経由で導かれる（マイクロプログラム制御
部２０からの）マイクロ命令に従つてマスク付ベ
クトル制御部Ｍ内の上記各部を制御する制御回路
（CNT）、５５はオアゲート、５６は出力ドライ
バである。オアゲート５５には、パイプラインレ
ジスタ５３に保持された上記マスクビツト、およ
び除算機能を有する演算部Anからの除算エラー
信号４６が導かれる。オアゲート５５からの出力
信号は、出力制御信号５７として出力ドライバ５
６、および演算部３３1〜３３n（内のインバータ
３６1〜３６n）に導かれる。出力ドライバ５６
は、オアゲート５５からの出力制御信号５７に応
じ、パイプラインレジスタ５３に保持された上記
第１オペランドをＳバス２４に出力する。
バス２２径由で導かれる第１オペランドを保持す
るバツフアレジスタ（BR）、５２はＢバス２３
経由で導かれるマスクビツト列が初期設定される
シフトレジスタ（SR）、５３はパイプラインレジ
スタ（PR）である。パイプラインレジスタ５３
には、バツフアレジスタ５１からの出力データ
（第１オペランド）、およびシフトレジスタ５２の
所定位置、例えば最上位ビツト位置からの出力ビ
ツト（マスクビツト）が、演算部Aiの演算パイプ
ライン処理に同期して保持される。５４はMIバ
ス２１経由で導かれる（マイクロプログラム制御
部２０からの）マイクロ命令に従つてマスク付ベ
クトル制御部Ｍ内の上記各部を制御する制御回路
（CNT）、５５はオアゲート、５６は出力ドライ
バである。オアゲート５５には、パイプラインレ
ジスタ５３に保持された上記マスクビツト、およ
び除算機能を有する演算部Anからの除算エラー
信号４６が導かれる。オアゲート５５からの出力
信号は、出力制御信号５７として出力ドライバ５
６、および演算部３３1〜３３n（内のインバータ
３６1〜３６n）に導かれる。出力ドライバ５６
は、オアゲート５５からの出力制御信号５７に応
じ、パイプラインレジスタ５３に保持された上記
第１オペランドをＳバス２４に出力する。
次に、この発明の一実施例の動作を説明する。
演算部A1〜Anは独立に動作可能であり、マイク
ロプログラム制御部２０からMIバス２１経由で
転送されるマイクロ命令によつて制御される。演
算部A1〜Anは、それぞれに割当てられているマ
イクロ命令によつて起動される。
演算部A1〜Anは独立に動作可能であり、マイク
ロプログラム制御部２０からMIバス２１経由で
転送されるマイクロ命令によつて制御される。演
算部A1〜Anは、それぞれに割当てられているマ
イクロ命令によつて起動される。
ここで、例えば演算部A1によつて処理される
演算のマスク付ベクトル演算の動作を、第２図の
タイミングチヤートを参照して説明する。マスク
付ベクトル演算においては、まずマスクビツト列
（M0，M1，Mo）を、Ｂバス２３からマスク付ベ
クトル制御部Ｍ内のシフトレジスタ（SR）５２
に取込む処理が行なわれる。次に、第２図のタイ
ミングチヤートに示される演算が行なわれる。第
２図において、Ｋは第１演算部３３1の動作、Ｌ
は第２演算部３５1の動作を示す。またＳは（マ
スク付ベクトル制御部Ｍにおいて）バツフアレジ
スタ（BR）５１からの出力データおよびシフト
レジスタ（SR）５２の最上位ビツト位置からの
出力ビツトをパイプラインレジスタ（PR）５３
に取込むまでのタイミング、Ｔはパイプラインレ
ジスタ５３からＳバス２４へ結果を出力するまで
のタイミングを示す。
演算のマスク付ベクトル演算の動作を、第２図の
タイミングチヤートを参照して説明する。マスク
付ベクトル演算においては、まずマスクビツト列
（M0，M1，Mo）を、Ｂバス２３からマスク付ベ
クトル制御部Ｍ内のシフトレジスタ（SR）５２
に取込む処理が行なわれる。次に、第２図のタイ
ミングチヤートに示される演算が行なわれる。第
２図において、Ｋは第１演算部３３1の動作、Ｌ
は第２演算部３５1の動作を示す。またＳは（マ
スク付ベクトル制御部Ｍにおいて）バツフアレジ
スタ（BR）５１からの出力データおよびシフト
レジスタ（SR）５２の最上位ビツト位置からの
出力ビツトをパイプラインレジスタ（PR）５３
に取込むまでのタイミング、Ｔはパイプラインレ
ジスタ５３からＳバス２４へ結果を出力するまで
のタイミングを示す。
今、或るマイクロ命令によつて演算部A1にマ
スク付ベクトル演算の起動がかけられたものとす
る。このとき、同じマイクロ命令によつて、マス
ク付ベクトル制御部Ｍにも起動がかけられる。演
算部A1では、制御回路３７1の制御により、第１
のアレイ・オペランド・データ（X0，X1，…
Xo）の先頭要素である第１オペランドX0がＡバ
ス２２からバツフアレジスタ３１1に取込まれる
と共に、第２のアレイ・オペランド・データ
（Y0，Y1，…Yo）の先頭要素である第２オペラ
ンドY0がＢバス２３からバツフアレジスタ３２1
に取込まれる。そして、バツフアレジスタ３１1，
３２2に取込まれたX0，Y0間の演算が第１演算部
３３1で開始される。これが前記した動作Ｋ（第２
図参照）である。一方、マスク付ベクトル制御部
Ｍでは、上記第１オペランドX0がＡバス２２か
らバツフアレジスタ５１に取込まれ、前記した動
作Ｓ（第２図参照）が開始される。
スク付ベクトル演算の起動がかけられたものとす
る。このとき、同じマイクロ命令によつて、マス
ク付ベクトル制御部Ｍにも起動がかけられる。演
算部A1では、制御回路３７1の制御により、第１
のアレイ・オペランド・データ（X0，X1，…
Xo）の先頭要素である第１オペランドX0がＡバ
ス２２からバツフアレジスタ３１1に取込まれる
と共に、第２のアレイ・オペランド・データ
（Y0，Y1，…Yo）の先頭要素である第２オペラ
ンドY0がＢバス２３からバツフアレジスタ３２1
に取込まれる。そして、バツフアレジスタ３１1，
３２2に取込まれたX0，Y0間の演算が第１演算部
３３1で開始される。これが前記した動作Ｋ（第２
図参照）である。一方、マスク付ベクトル制御部
Ｍでは、上記第１オペランドX0がＡバス２２か
らバツフアレジスタ５１に取込まれ、前記した動
作Ｓ（第２図参照）が開始される。
次にサイクルにおいて、演算部A1では、第１
演算部３３1からのX0，Y0に関する演算の中間結
果がパイプラインレジスタ３４1に取込まれる。
そして、パイプラインレジスタ３４1に取込まれ
た中間結果に基づいてX0，Y0の最終演算結果Z0
を生成する演算が第２演算部３５1で行なわれる。
これが前記した動作Ｌ（第２図参照）である。ま
た、演算部A1では、この動作Ｌと並行して、次
の演算対象要素であるオペランドX1，Y1をバス
２２，２３からバツフア３１1，３２1に取込み
X1，Y1間の演算を開始する動作Ｋ（第２図参照）
が行なわれる。一方、マスク付ベクトル制御部Ｍ
では、バツフアレジスタ５１から出力される第１
オペランド（この例ではX0）、およびシフトレジ
スタ５２から出力されるマスクビツト（この例で
はマスクビツト列の先頭ビツトM0）をパイプラ
インレジスタ５に取込む動作Ｔ（第２図参照）が
行なわれる。また、マスク付ベクトル制御部Ｍで
は、この動作Ｔと並行して、次のオペランド（第
１オペランド）X1をＡバス２２からバツフア５
１に取込むと共に、シフトレジスタ５２を左１ビ
ツトシフトする動作Ｓ（第２図参照）が行なわれ
る。これにより、シフトレジスタ５２の最上位ビ
ツト位置からは、マスクビツトM1が出力される。
なお、第２図において記号△は、シフトレジスタ
５２のシフトタイミングを示す。
演算部３３1からのX0，Y0に関する演算の中間結
果がパイプラインレジスタ３４1に取込まれる。
そして、パイプラインレジスタ３４1に取込まれ
た中間結果に基づいてX0，Y0の最終演算結果Z0
を生成する演算が第２演算部３５1で行なわれる。
これが前記した動作Ｌ（第２図参照）である。ま
た、演算部A1では、この動作Ｌと並行して、次
の演算対象要素であるオペランドX1，Y1をバス
２２，２３からバツフア３１1，３２1に取込み
X1，Y1間の演算を開始する動作Ｋ（第２図参照）
が行なわれる。一方、マスク付ベクトル制御部Ｍ
では、バツフアレジスタ５１から出力される第１
オペランド（この例ではX0）、およびシフトレジ
スタ５２から出力されるマスクビツト（この例で
はマスクビツト列の先頭ビツトM0）をパイプラ
インレジスタ５に取込む動作Ｔ（第２図参照）が
行なわれる。また、マスク付ベクトル制御部Ｍで
は、この動作Ｔと並行して、次のオペランド（第
１オペランド）X1をＡバス２２からバツフア５
１に取込むと共に、シフトレジスタ５２を左１ビ
ツトシフトする動作Ｓ（第２図参照）が行なわれ
る。これにより、シフトレジスタ５２の最上位ビ
ツト位置からは、マスクビツトM1が出力される。
なお、第２図において記号△は、シフトレジスタ
５２のシフトタイミングを示す。
このように、この実施例では、演算部A1は第
１オペランドと第２オペランドとの間の所定の演
算を、マスク付ベクトル演算指定に無関係に（即
ち、マスクビツトの状態に無関係に）、通常のベ
クトル演算と同様に２段の演算パイプライン処理
で実行する。また、マスク付ベクトル制御部Ｍ
は、演算部A1でのパイプライン処理に同期して、
２段のパイプライン処理で第１オペランドを順に
取込み出力する。
１オペランドと第２オペランドとの間の所定の演
算を、マスク付ベクトル演算指定に無関係に（即
ち、マスクビツトの状態に無関係に）、通常のベ
クトル演算と同様に２段の演算パイプライン処理
で実行する。また、マスク付ベクトル制御部Ｍ
は、演算部A1でのパイプライン処理に同期して、
２段のパイプライン処理で第１オペランドを順に
取込み出力する。
マスク付ベクトル制御部Ｍでは、前記動作Ｔに
おいて、パイプラインレジスタ５３に取込まれて
いるマスクビツト（この例ではM0）が、オアゲ
ート５５に導かれ、同オペランド５５から出力制
御信号５７として出力される。この信号５７は、
マスク付ベクトル制御部Ｍ内の出力ドライバ５６
に供給されると共に、演算部A1〜An内のインバ
ータ３６1〜３６nにも供給される。インバータ３
６1〜３６nからの出力信号は、演算部A1〜An内
の制御回路３７1〜３７nからの出力制御信号３９
１〜３９nと共に対応するアンドゲート３８1〜３
８nに供給される。アンドゲート３８1〜３８nか
らの出力信号である出力制御信号４１1〜４１nは
対応する出力ドライバ４０1〜４０nに供給され
る。演算部A1が起動されたこの例では、制御回
路３７1〜３７nからの出力制御信号３９1〜３９n
のうち、信号３９1だけが真（“１”）である。し
たがつて、演算部A1以外の演算部からのＳバス
２４へデータ出力は、マスク付ベクトル制御部Ｍ
からの出力制御信号５６（即ちマスクビツト）に
無関係に禁止される。
おいて、パイプラインレジスタ５３に取込まれて
いるマスクビツト（この例ではM0）が、オアゲ
ート５５に導かれ、同オペランド５５から出力制
御信号５７として出力される。この信号５７は、
マスク付ベクトル制御部Ｍ内の出力ドライバ５６
に供給されると共に、演算部A1〜An内のインバ
ータ３６1〜３６nにも供給される。インバータ３
６1〜３６nからの出力信号は、演算部A1〜An内
の制御回路３７1〜３７nからの出力制御信号３９
１〜３９nと共に対応するアンドゲート３８1〜３
８nに供給される。アンドゲート３８1〜３８nか
らの出力信号である出力制御信号４１1〜４１nは
対応する出力ドライバ４０1〜４０nに供給され
る。演算部A1が起動されたこの例では、制御回
路３７1〜３７nからの出力制御信号３９1〜３９n
のうち、信号３９1だけが真（“１”）である。し
たがつて、演算部A1以外の演算部からのＳバス
２４へデータ出力は、マスク付ベクトル制御部Ｍ
からの出力制御信号５６（即ちマスクビツト）に
無関係に禁止される。
この場合、オアゲート５５からの出力制御信号
５７（この例ではマスクビツトM0）が偽（“０”）
であれば、アンドゲート３８1からの出力制御信
号４１1は真（“１”）となり、出力ドライバ４０1
は出力イネーブル状態となる。一方、マスク付ベ
クトル制御部Ｍ内の出力ドライバ５６は、出力デ
イスエーブル（出力ハイ・インピーダンス）状態
となる。この結果、第２演算部３５1の演算結果、
即ち演算部A1の演算結果（この例ではZ0）がＳ
バス２４に出力される。これに対し、オアゲート
５５からの出力制御信号５７（マスクビツトM0）
が真（“１”）であれば、アンドゲート３８1から
の出力制御信号４１1は偽（“０”）となり、出力
ドライバ４０1は出力デイスエーブル状態となる。
一方、マスク付ベクトル制御部Ｍ内の出力ドライ
バ５６は出力イネーブル状態となる。この結果、
パイプラインレジスタ５３からの出力データ中の
第１オペランド（この例ではX0）がＳバス２４
に出力される。以下、同様の動作が第２図のタイ
ミングチヤートに示すように繰返される。
５７（この例ではマスクビツトM0）が偽（“０”）
であれば、アンドゲート３８1からの出力制御信
号４１1は真（“１”）となり、出力ドライバ４０1
は出力イネーブル状態となる。一方、マスク付ベ
クトル制御部Ｍ内の出力ドライバ５６は、出力デ
イスエーブル（出力ハイ・インピーダンス）状態
となる。この結果、第２演算部３５1の演算結果、
即ち演算部A1の演算結果（この例ではZ0）がＳ
バス２４に出力される。これに対し、オアゲート
５５からの出力制御信号５７（マスクビツトM0）
が真（“１”）であれば、アンドゲート３８1から
の出力制御信号４１1は偽（“０”）となり、出力
ドライバ４０1は出力デイスエーブル状態となる。
一方、マスク付ベクトル制御部Ｍ内の出力ドライ
バ５６は出力イネーブル状態となる。この結果、
パイプラインレジスタ５３からの出力データ中の
第１オペランド（この例ではX0）がＳバス２４
に出力される。以下、同様の動作が第２図のタイ
ミングチヤートに示すように繰返される。
なお、上記の例では、マスク付ベクトル制御部
Ｍが、演算部A1のマスク付ベクトル演算を起動
するマイクロ命令によつて起動された場合である
が、マスク付ベクトル制御部Ｍは、演算部Ai＝（i
＝１〜ｍ）のマスク付ベクトル演算を起動するマ
イクロ命令によつて起動される。したがつて、マ
スク付ベクトル制御部Ｍは、ｍの値（演算部の
数）に無関係に１つでよい。
Ｍが、演算部A1のマスク付ベクトル演算を起動
するマイクロ命令によつて起動された場合である
が、マスク付ベクトル制御部Ｍは、演算部Ai＝（i
＝１〜ｍ）のマスク付ベクトル演算を起動するマ
イクロ命令によつて起動される。したがつて、マ
スク付ベクトル制御部Ｍは、ｍの値（演算部の
数）に無関係に１つでよい。
次に、或る除算マイクロ命令により、除算実行
部としての演算部Anが起動された場合の動作を
説明する。この実施例では、同じ除算マイクロ命
令によつて（前記したマスク付ベクトル演算用の
マイクロ命令の場合と同様に）マスク付ベクトル
制御部Ｍも起動される。演算部Anでは、除算実
行に際し、第１オペランド（被除数）がＡバス２
２からバツフアレジスタ３１nに取込まれると共
に、第２オペランド（除数）がＢバス２３からバ
ツフアレジスタ３２nに取込まれる。このとき、
マスク付ベクトル制御部Ｍでは、上記第１オペラ
ンド（被除数）がＡバス２２からバツフアレジス
タ５１に取込まれる。
部としての演算部Anが起動された場合の動作を
説明する。この実施例では、同じ除算マイクロ命
令によつて（前記したマスク付ベクトル演算用の
マイクロ命令の場合と同様に）マスク付ベクトル
制御部Ｍも起動される。演算部Anでは、除算実
行に際し、第１オペランド（被除数）がＡバス２
２からバツフアレジスタ３１nに取込まれると共
に、第２オペランド（除数）がＢバス２３からバ
ツフアレジスタ３２nに取込まれる。このとき、
マスク付ベクトル制御部Ｍでは、上記第１オペラ
ンド（被除数）がＡバス２２からバツフアレジス
タ５１に取込まれる。
演算部Anでは、バツフアレジスタ３１n，３２
ｎに取込まれた第１，第２オペランドを用いた除
算が第１演算部３３nで開始され、その中間結果
がパイプラインレジスタ３４nに取込まれる。こ
のとき、ゼロ検出部（ZDET）４２は、バツフア
レジスタ３２nに取込まれた第２オペランド（除
数）が「０」であるか否かの検出を行ない、その
結果を（パイプラインレジスタ３４nへの中間結
果の取込みタイミングに同期して）内部保持す
る。この内部保持内容は、除数＝０検出信号４４
としてオアゲート４３に導かれる。また、演算部
Anでは、パイプラインレジスタ３４nに取込まれ
た中間結果に基づいて、最終結果を生成する除算
演算が第２演算部３５nで行なわれる。このとき、
第２演算部３５nは、固定小数点除算オーバフロ
ーが発生したか否かをエラー信号４５を出力す
る。このエラー信号４５はオアゲート４３に導か
れる。オアゲート４３は、ゼロ検出部４２からの
信号４４、および第２演算部３５nからの信号４
５の論理和をとり、（第２演算部３５nからの結果
出力と同じマシンサイクル内で）除算エラー信号
４６を出力する。この除算エラー信号４６は、上
記信号４４が真（“１”）の場合（即ち、除数であ
る第２オペランドが「０」であることが検出され
た場合）、または上記信号４５が真（“１”）の場
合（即ち、固定小数点除算オーバフローが検出さ
れた場合）に真（“１”）となる。
ｎに取込まれた第１，第２オペランドを用いた除
算が第１演算部３３nで開始され、その中間結果
がパイプラインレジスタ３４nに取込まれる。こ
のとき、ゼロ検出部（ZDET）４２は、バツフア
レジスタ３２nに取込まれた第２オペランド（除
数）が「０」であるか否かの検出を行ない、その
結果を（パイプラインレジスタ３４nへの中間結
果の取込みタイミングに同期して）内部保持す
る。この内部保持内容は、除数＝０検出信号４４
としてオアゲート４３に導かれる。また、演算部
Anでは、パイプラインレジスタ３４nに取込まれ
た中間結果に基づいて、最終結果を生成する除算
演算が第２演算部３５nで行なわれる。このとき、
第２演算部３５nは、固定小数点除算オーバフロ
ーが発生したか否かをエラー信号４５を出力す
る。このエラー信号４５はオアゲート４３に導か
れる。オアゲート４３は、ゼロ検出部４２からの
信号４４、および第２演算部３５nからの信号４
５の論理和をとり、（第２演算部３５nからの結果
出力と同じマシンサイクル内で）除算エラー信号
４６を出力する。この除算エラー信号４６は、上
記信号４４が真（“１”）の場合（即ち、除数であ
る第２オペランドが「０」であることが検出され
た場合）、または上記信号４５が真（“１”）の場
合（即ち、固定小数点除算オーバフローが検出さ
れた場合）に真（“１”）となる。
一方、マスク付ベクトル制御部Ｍでは、バツフ
アレジスタ５１に取込まれた第１オペランド（被
除数）が、次のサイクルにおいてパイプラインレ
ジスタ５３に取込まれる。この例のように、マス
ク付ベクトル制御部Ｍが除算マイクロ命令で起動
された場合、シフトレジスタ５２はクリアされ
る。したがつて、パイプラインレジスタ５３のマ
スクビツトは常に偽（“０”）となる。
アレジスタ５１に取込まれた第１オペランド（被
除数）が、次のサイクルにおいてパイプラインレ
ジスタ５３に取込まれる。この例のように、マス
ク付ベクトル制御部Ｍが除算マイクロ命令で起動
された場合、シフトレジスタ５２はクリアされ
る。したがつて、パイプラインレジスタ５３のマ
スクビツトは常に偽（“０”）となる。
パイプラインレジスタ５３のマスクビツト
（“０”）は、演算部An内のオアゲート４３から出
力される除算エラー信号４６と共に、オアゲート
５５に導かれる。この場合、オアゲート５５は、
上記除算エラー信号４６を出力制御信号５７とし
て出力する。
（“０”）は、演算部An内のオアゲート４３から出
力される除算エラー信号４６と共に、オアゲート
５５に導かれる。この場合、オアゲート５５は、
上記除算エラー信号４６を出力制御信号５７とし
て出力する。
出力制御信号５７が真（“１”）の場合、即ち除
数（第２オペランド）＝０、または固定小数点除
算オーバフローが検出された場合、マスク付ベク
トル制御部Ｍ内の出力ドライバ５６が出力イネー
ブル状態となる。これに対し、演算部An内の出
力ドライバ４０nは、同演算部Anが起動されてい
るにもかかわらず、出力デイスエーブル状態とな
る。この結果、パイプラインレジスタ５３からの
出力データ中の第１オペランド（被除数）がＳバ
ス２４に出力される。
数（第２オペランド）＝０、または固定小数点除
算オーバフローが検出された場合、マスク付ベク
トル制御部Ｍ内の出力ドライバ５６が出力イネー
ブル状態となる。これに対し、演算部An内の出
力ドライバ４０nは、同演算部Anが起動されてい
るにもかかわらず、出力デイスエーブル状態とな
る。この結果、パイプラインレジスタ５３からの
出力データ中の第１オペランド（被除数）がＳバ
ス２４に出力される。
一方、出力制御信号５７が偽（“０”）の場合、
即ち除数（第２オペランド）＝０でもなく、且つ
固定小数点除算オーバフローでもない場合、演算
部An内の出力ドライバ４０nが出力イネーブル状
態となる。これに対し、マスク付ベクトル制御部
Ｍ内の出力ドライバ５６は出力デイスエーブル状
態となる。この結果、演算部An内の第２演算部
３５nからの出力データがＳバス２４に出力され
る。
即ち除数（第２オペランド）＝０でもなく、且つ
固定小数点除算オーバフローでもない場合、演算
部An内の出力ドライバ４０nが出力イネーブル状
態となる。これに対し、マスク付ベクトル制御部
Ｍ内の出力ドライバ５６は出力デイスエーブル状
態となる。この結果、演算部An内の第２演算部
３５nからの出力データがＳバス２４に出力され
る。
このようにして、この実施例では、除算実行時
に除数＝０や固定小数点除算オーバフローが発生
した場合、演算部Anにおける演算結果の出力を
禁止し、同演算結果に代えて、第１オペランドを
マスク付ベクトル制御部Ｍから出力することがで
きる。したがつて、結果出力の後で演算エラー割
込みを発生させれば第１オペランド不変の結果が
得られるので、演算エラー割込みの制御が簡単な
ものとなる。
に除数＝０や固定小数点除算オーバフローが発生
した場合、演算部Anにおける演算結果の出力を
禁止し、同演算結果に代えて、第１オペランドを
マスク付ベクトル制御部Ｍから出力することがで
きる。したがつて、結果出力の後で演算エラー割
込みを発生させれば第１オペランド不変の結果が
得られるので、演算エラー割込みの制御が簡単な
ものとなる。
なお、前記実施例では、２段の演算パイプライ
ン処理を適用するベクトル演算処理装置について
説明したが、この発明は３段以上のパイプライン
処理を適用するベクトル演算処理装置にも応用で
きる。この場合、演算パイプラインの段数をｎと
すると、マスク付ベクトル制御部において第１オ
ペランドおよびマスクビツトを保持し、その保持
データを次段（次のパイプラインステージ）に転
送するパイプラインレジスタの必要段数はｎ−１
段となる。
ン処理を適用するベクトル演算処理装置について
説明したが、この発明は３段以上のパイプライン
処理を適用するベクトル演算処理装置にも応用で
きる。この場合、演算パイプラインの段数をｎと
すると、マスク付ベクトル制御部において第１オ
ペランドおよびマスクビツトを保持し、その保持
データを次段（次のパイプラインステージ）に転
送するパイプラインレジスタの必要段数はｎ−１
段となる。
以上詳述したようにこの発明によれば、少量の
ハードウエアを付加するだけでマスク付ベクトル
演算実行においても演算パイプライン処理が適用
でき、マスク付ベクトル演算の高速化が図れる。
ハードウエアを付加するだけでマスク付ベクトル
演算実行においても演算パイプライン処理が適用
でき、マスク付ベクトル演算の高速化が図れる。
また、この発明によれば、除算実行時の除数＝
０または固定小数点除算オーバフローの除算エラ
ーのように、結果が第１オペランド不変のエラー
が発生した場合における演算エラーの割込みのタ
イミングを、他の演算エラー割込みのタイミング
と同じにすることができるので、演算エラーの制
御の簡略化が図れる。
０または固定小数点除算オーバフローの除算エラ
ーのように、結果が第１オペランド不変のエラー
が発生した場合における演算エラーの割込みのタ
イミングを、他の演算エラー割込みのタイミング
と同じにすることができるので、演算エラーの制
御の簡略化が図れる。
更に、この発明によれば、マスク付ベクトル演
算の制御機能を除算エラー制御機能としても兼用
できるので装置の一層の簡略化が図れる。
算の制御機能を除算エラー制御機能としても兼用
できるので装置の一層の簡略化が図れる。
第１図はこの発明の一実施例に係るベクトル演
算処理装置の構成図、第２図は動作を説明するた
めのタイミングチヤート、第３図は一般的なマス
ク付ベクトル演算を説明するフローチヤート、第
４図は一般的なベクトル演算処理装置の基本構成
図である。 A1〜An…演算部、Ｍ…マスク付ベクトル制御
部、２０…マイクロプログラム制御部、３１1〜
３１n，３２1〜３２n，５１…バツフアレジスタ
（BR）、３４1〜３４n，５３…パイプラインレジ
スタ（PR）、３７1〜３７n，５４…制御回路
（CNT）、４０1〜４０n，５６…出力ドライバ、
４３，５５…オアゲート、５２…シフトレジスタ
（SR）。
算処理装置の構成図、第２図は動作を説明するた
めのタイミングチヤート、第３図は一般的なマス
ク付ベクトル演算を説明するフローチヤート、第
４図は一般的なベクトル演算処理装置の基本構成
図である。 A1〜An…演算部、Ｍ…マスク付ベクトル制御
部、２０…マイクロプログラム制御部、３１1〜
３１n，３２1〜３２n，５１…バツフアレジスタ
（BR）、３４1〜３４n，５３…パイプラインレジ
スタ（PR）、３７1〜３７n，５４…制御回路
（CNT）、４０1〜４０n，５６…出力ドライバ、
４３，５５…オアゲート、５２…シフトレジスタ
（SR）。
Claims (1)
- １ 第１オペランドと第２オペランドとの間の演
算を、ｎ段のパイプライン処理により行なう演算
部を備えたマイクロプログラム制御方式のベクト
ル演算処理装置において、マスクビツト列が初期
設定され、当該マスクビツト列を上記演算部のパ
イプライン処理に同期して１ビツトずつ順次シフ
トするシフトレジスタと、上記第１オペランドを
保持するバツフアレジスタと、このバツフアレジ
スタおよび上記シフトレジスタにｎ−１段縦続接
続され、上記バツフアレジスタからの上記第１オ
ペランドおよび上記シフトレジスタの所定位置か
らのマスクビツトを、上記演算部のパイプライン
処理に同期して順次保持転送するパイプラインレ
ジスタ群と、結果が第１オペランド不変となる演
算エラーを示す、上記演算部からのエラー信号、
および上記パイプラインレジスタ群の最終段から
の出力データ中の上記マスクビツトの論理和をと
る論理ゲートと、この論理ゲートからの出力信号
に応じ、上記演算部の演算結果、または上記パイ
プラインレジスタ群の最終段からの出力データ中
の上記第１オペランドのいずれか一方を選択出力
する手段とを具備することを特徴とするベクトル
演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13591384A JPS6115273A (ja) | 1984-06-30 | 1984-06-30 | ベクトル演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13591384A JPS6115273A (ja) | 1984-06-30 | 1984-06-30 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115273A JPS6115273A (ja) | 1986-01-23 |
| JPH0562388B2 true JPH0562388B2 (ja) | 1993-09-08 |
Family
ID=15162763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13591384A Granted JPS6115273A (ja) | 1984-06-30 | 1984-06-30 | ベクトル演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182586A (ja) * | 2008-01-30 | 2009-08-13 | Panasonic Electric Works Co Ltd | マルチキャリア受信装置 |
-
1984
- 1984-06-30 JP JP13591384A patent/JPS6115273A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182586A (ja) * | 2008-01-30 | 2009-08-13 | Panasonic Electric Works Co Ltd | マルチキャリア受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6115273A (ja) | 1986-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |