JPH02213938A - 演算装置 - Google Patents
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- JPH02213938A JPH02213938A JP1328603A JP32860389A JPH02213938A JP H02213938 A JPH02213938 A JP H02213938A JP 1328603 A JP1328603 A JP 1328603A JP 32860389 A JP32860389 A JP 32860389A JP H02213938 A JPH02213938 A JP H02213938A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
- G06F2207/4924—Digit-parallel adding or subtracting
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- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はデジタル・コンピュータの分野に係る。
本発明においては処理の完了以前に、実行中のパック１
０進数加算（ＡＤＤ）クラス処理の結果条件の決定のた
めの準備がなされる。あらかじめ決定された結果条件は
例外割り込みの指示や、加算（ＡＤＤ）クラス処理結果
の符号の選択に使用される。
０進数加算（ＡＤＤ）クラス処理の結果条件の決定のた
めの準備がなされる。あらかじめ決定された結果条件は
例外割り込みの指示や、加算（ＡＤＤ）クラス処理結果
の符号の選択に使用される。
Ｂ、従来技術
現行のコンピュータ構成における演算処理は結果を生成
するオペランドに基づいて実行される。
するオペランドに基づいて実行される。
結果は命令シーケンスの実行中におけるコントロール・
プログラムのブランチを助ける条件コードをセットする
のに使用される。従来技術においては条件コードの決定
は演算処理の結果を持ったうえで行なわれていた。完了
状況に応じて、処理結果が調べられ、適当な条件コード
がセットされる。
プログラムのブランチを助ける条件コードをセットする
のに使用される。従来技術においては条件コードの決定
は演算処理の結果を持ったうえで行なわれていた。完了
状況に応じて、処理結果が調べられ、適当な条件コード
がセットされる。
最近の改良されたコンピュータにおいては、結果が使用
可能になる以前に条件コードを決定することにより固定
あるいは浮動小数点演算処理速度を高めている。例えば
米国特許出願Ｎα０７／１５７．５００ （１９８８年
２月１７日出願）である。
可能になる以前に条件コードを決定することにより固定
あるいは浮動小数点演算処理速度を高めている。例えば
米国特許出願Ｎα０７／１５７．５００ （１９８８年
２月１７日出願）である。
この出願では条件コードの前もっての決定はオペランド
の結合による演算処理実行中のオペランド・ビットの操
作に基づく。
の結合による演算処理実行中のオペランド・ビットの操
作に基づく。
しかしながら、今日までパック１０進数を含んだ演算処
理の間における結果条件決定の促進のための準備は行な
われていない。このことはパック１０進数の演算回路お
よびプログラミングの複雑さに多大に影響を与えている
。従って、パック１０進数演算処理の実行における結果
条件決定の促進が必要であることは明確である。
理の間における結果条件決定の促進のための準備は行な
われていない。このことはパック１０進数の演算回路お
よびプログラミングの複雑さに多大に影響を与えている
。従って、パック１０進数演算処理の実行における結果
条件決定の促進が必要であることは明確である。
Ｃ０発明の概要
本発明の目的はパック１０進数演算処理の実行における
結果条件決定の促進にある。
結果条件決定の促進にある。
さらにもう一つの目的は、加算（ＡＤＤ）クラス演算処
理手段によって結合されるパック１０進数オペランドの
無効に基づく例外割り込みの早期発見にある。
理手段によって結合されるパック１０進数オペランドの
無効に基づく例外割り込みの早期発見にある。
これらの目的は例外割り込み命令ストリームに関するコ
ンピュータ演算装置によって実現される。
ンピュータ演算装置によって実現される。
この命令ストリームは２つのパック符号１０進数の２進
オペランドＡ、Ｂを結合して結果を導くものであり、各
オペランドは０からｎ−１の順に指定されたｎ個の連続
的１６進数を含み、各オペランドの０からｎ−２の連続
的１６進数はオペランドのマグニチュード、すなわち、
大きさを表している。各オペランドの残りの１６進数は
オペランドの符号を表す０本発明はオペランドの結合に
よって実行される加算（ＡＤＤ）クラス処理の結果条件
の供給処理を行うものである。
オペランドＡ、Ｂを結合して結果を導くものであり、各
オペランドは０からｎ−１の順に指定されたｎ個の連続
的１６進数を含み、各オペランドの０からｎ−２の連続
的１６進数はオペランドのマグニチュード、すなわち、
大きさを表している。各オペランドの残りの１６進数は
オペランドの符号を表す０本発明はオペランドの結合に
よって実行される加算（ＡＤＤ）クラス処理の結果条件
の供給処理を行うものである。
本発明は演算装置に接続されたマグニチュード比較機構
を有する装置の発明である。このマグニチュード比較機
構はオペランドのマグニチュードビットを論理的に結合
し、比較マグニチュードを示す第１結果条件信号を生成
する。有効性決定回路がオペランドのマグニチュード・
デイジット・ビットと符号デイジット・ビットとを論理
結合して第２結果条件信号を生成する。この第２結果条
件信号は、マグニチュード・デイジット・ビットあるい
は符号デイジットのビットがオペランドのいづれかが無
効であることを示す場合に命令ストリームの例外割り込
みを発生するように有効性決定回路により条件づけられ
る。
を有する装置の発明である。このマグニチュード比較機
構はオペランドのマグニチュードビットを論理的に結合
し、比較マグニチュードを示す第１結果条件信号を生成
する。有効性決定回路がオペランドのマグニチュード・
デイジット・ビットと符号デイジット・ビットとを論理
結合して第２結果条件信号を生成する。この第２結果条
件信号は、マグニチュード・デイジット・ビットあるい
は符号デイジットのビットがオペランドのいづれかが無
効であることを示す場合に命令ストリームの例外割り込
みを発生するように有効性決定回路により条件づけられ
る。
符号回路は演算装置に接続されオペランドの符号デイジ
ット・ビットを論理結合して、オペランドの符号の等価
性あるいは非等価性を示す第３結果条９件信号を生成す
る。
ット・ビットを論理結合して、オペランドの符号の等価
性あるいは非等価性を示す第３結果条９件信号を生成す
る。
最後に結果符号選択装置は第１およ、び第２結果条件信
号に関するものであり、マグニチュード比較機構および
符号回路に接続され、結果符号としてオペランドＡの符
号デイジットあるいはオペランドＢの符号デイジットを
選択的に供給する。
号に関するものであり、マグニチュード比較機構および
符号回路に接続され、結果符号としてオペランドＡの符
号デイジットあるいはオペランドＢの符号デイジットを
選択的に供給する。
これら本発明の目的および構成は以下説明する実施例お
よび図面によって、より明確になると思われる。
よび図面によって、より明確になると思われる。
Ｄ、実施例
以下の説明においてはｌＯ進数演算命令は周知であるも
のとする。例えば、Ｃｈａｒｌｅｓ Ｊ、Ｋａｃｍｅｒ
の著作による単行本ｒｌＢＭ ３７０ ＡＳＳＥＭＢＬ
Ｙ ＬＡＮＧＵＡＧＥＷＩＴＨＡＳＳＩＳＴ Ｊ Ｐｒ
ｅｎｔｉｃｅ ｆｌａｌｌ、１９８８）の第７章に詳し
い。さらに加算（ＡＤＤ）クラス処理は通常の意味を持
つ。すなわち、加算（ＡＤＤ）クラス処理とは加算、減
算、比較処理であり、２つの符号化あるいは符号化され
ていない１０進数字を結合して結果を生成するものであ
る。例えばＩＢＭシステム／３７０アセンブリ言語命令
セットにおける特定命令から加算（ＡＤＤ）クラス処理
は生ずる。上述参照文献のアペンディックスＢおよびＣ
に詳細が示されている。
のとする。例えば、Ｃｈａｒｌｅｓ Ｊ、Ｋａｃｍｅｒ
の著作による単行本ｒｌＢＭ ３７０ ＡＳＳＥＭＢＬ
Ｙ ＬＡＮＧＵＡＧＥＷＩＴＨＡＳＳＩＳＴ Ｊ Ｐｒ
ｅｎｔｉｃｅ ｆｌａｌｌ、１９８８）の第７章に詳し
い。さらに加算（ＡＤＤ）クラス処理は通常の意味を持
つ。すなわち、加算（ＡＤＤ）クラス処理とは加算、減
算、比較処理であり、２つの符号化あるいは符号化され
ていない１０進数字を結合して結果を生成するものであ
る。例えばＩＢＭシステム／３７０アセンブリ言語命令
セットにおける特定命令から加算（ＡＤＤ）クラス処理
は生ずる。上述参照文献のアペンディックスＢおよびＣ
に詳細が示されている。
加算（ＡＤＤ）クラス演算終了以前に結果条件の決定を
行うパック１０進数オペランドを実行する簡略化した装
置を従来の１０進数演算装置と組合せて第１図に示す。
行うパック１０進数オペランドを実行する簡略化した装
置を従来の１０進数演算装置と組合せて第１図に示す。
本発明の目的とするところは、上記のような結果条件の
決定、条件コードを発生する際に使用される条件ビット
により決定される結果の指示、実行経路の決定、演算処
理結果の符号セット、無効条件の発見である。
決定、条件コードを発生する際に使用される条件ビット
により決定される結果の指示、実行経路の決定、演算処
理結果の符号セット、無効条件の発見である。
第１図には２つのオペランドＡ、Ｂに基づいて加算（Ａ
ＤＤ）クラス処理を実行するための演算装置が示されて
いる。この演算装置は図番１０で示され、オペランドＡ
、、Ｂを有するオペランド・レジスタ１２．１４を有し
ている。各レジスタは２進演算論理装置（ＡＬＵ）１６
に接続されている。この２進演算論理装置は演算制御論
理１８により制御され、オペランドＡ、Ｂを加算、減算
、あるいは論理比較処理により結合する。この種の処理
は信号経路１９により供給されるＡＬＵ＠御信号（ＡＬ
Ｕ Ｃ０ＮＴＲ０Ｌ）の条件により指示される。ＡＬ
Ｕ１６によって実行される加算（ＡＤＤ）クラス処理の
結果は結果レジスタ（ＲＥＳＵＬＴ）２０に供給される
。この結果はレジスタ２０の右領域２２にストアされた
符号デイジット（ＳＩＧＮ）を含むパック１０進数字で
ある。
ＤＤ）クラス処理を実行するための演算装置が示されて
いる。この演算装置は図番１０で示され、オペランドＡ
、、Ｂを有するオペランド・レジスタ１２．１４を有し
ている。各レジスタは２進演算論理装置（ＡＬＵ）１６
に接続されている。この２進演算論理装置は演算制御論
理１８により制御され、オペランドＡ、Ｂを加算、減算
、あるいは論理比較処理により結合する。この種の処理
は信号経路１９により供給されるＡＬＵ＠御信号（ＡＬ
Ｕ Ｃ０ＮＴＲ０Ｌ）の条件により指示される。ＡＬ
Ｕ１６によって実行される加算（ＡＤＤ）クラス処理の
結果は結果レジスタ（ＲＥＳＵＬＴ）２０に供給される
。この結果はレジスタ２０の右領域２２にストアされた
符号デイジット（ＳＩＧＮ）を含むパック１０進数字で
ある。
加算、減算処理時のオーバフロー除隊はＡＬＵによって
生成された結果中に含まれる先行ゼロの位置、オペラン
ドＡの長さ、そして信号経路１７を経由してＡＬＵ１６
から供給される各結果に応答してオーバフロー回路１７
ａにより随時、決定される。
生成された結果中に含まれる先行ゼロの位置、オペラン
ドＡの長さ、そして信号経路１７を経由してＡＬＵ１６
から供給される各結果に応答してオーバフロー回路１７
ａにより随時、決定される。
従来の演算装置１０は命令発行装置３１と命令デコーダ
３２とを有する従来の命令装置３０で制御される。命令
発行装置３１は１つまたは複数のループあるいはブラン
チによって定義される複数の実行経路を含む命令シーケ
ンスを発行する処理を行う。命令発行装置３１も無効処
理条件を示す例外信号に応答する。従来と同様、この命
令発行装置３１は割りごみを発生させるための例外信号
に応答して、命令シーケンスへの割りこみあるいは中断
を行う規則を有している。
３２とを有する従来の命令装置３０で制御される。命令
発行装置３１は１つまたは複数のループあるいはブラン
チによって定義される複数の実行経路を含む命令シーケ
ンスを発行する処理を行う。命令発行装置３１も無効処
理条件を示す例外信号に応答する。従来と同様、この命
令発行装置３１は割りごみを発生させるための例外信号
に応答して、命令シーケンスへの割りこみあるいは中断
を行う規則を有している。
命令発行装置３１によって供給された各時点における命
令はデコーダ３２によってデコードされ信号路３３に命
令を供給する。
令はデコーダ３２によってデコードされ信号路３３に命
令を供給する。
本発明は１０進数２進テストおよびＡＬＵと並行にオペ
ランドＡＳＢを受取る条件ピットセット回路４０を含む
ものである。
ランドＡＳＢを受取る条件ピットセット回路４０を含む
ものである。
この条件ピットセット回路４０が本願特許請求の範囲の
結果条件装置に該当する。
結果条件装置に該当する。
条件ビット・セット回路４０は以下に述べるようにオペ
ランドの複数部を結合して信号路４１にオペランドＡ、
Ｂのマグニチュードの関係（ＯＰＥＲＡＮＤ ＲＥＬ
ＡＴＩＯＮ）を示す３ビット信号を送出する。信号路４
２上には条件ビット・セット回路４０から無効１０進数
状況信号ＩＮＶＤＥＣＣ０ＮＤが送出される０回路４ｏ
は、各々オペランドＡの符号およびオペランドＢの符号
（ＯＰ Ａ ５ＩＧＮ、ＯＰ Ｂ ５ＩＧＮ）
を示す単一の２進数字を信号路４３および４４に各々送
出する。
ランドの複数部を結合して信号路４１にオペランドＡ、
Ｂのマグニチュードの関係（ＯＰＥＲＡＮＤ ＲＥＬ
ＡＴＩＯＮ）を示す３ビット信号を送出する。信号路４
２上には条件ビット・セット回路４０から無効１０進数
状況信号ＩＮＶＤＥＣＣ０ＮＤが送出される０回路４ｏ
は、各々オペランドＡの符号およびオペランドＢの符号
（ＯＰ Ａ ５ＩＧＮ、ＯＰ Ｂ ５ＩＧＮ）
を示す単一の２進数字を信号路４３および４４に各々送
出する。
さらに条件ビット・セット回路４０は、オペランドＡと
オペランドＢとが異なる符号を持っときにセットを行な
い、符号が同じときにはリセットを行う信号（ＤＩＦＦ
ＤＥＣ５ＩＧＮＳ）を信号路４５に送出する。信号
路４１〜４５の信号は信号路３３のＣＭＤ信号、信号路
１７のオーバフロー信号とともに条件および例外コード
回路５０に供給される。
オペランドＢとが異なる符号を持っときにセットを行な
い、符号が同じときにはリセットを行う信号（ＤＩＦＦ
ＤＥＣ５ＩＧＮＳ）を信号路４５に送出する。信号
路４１〜４５の信号は信号路３３のＣＭＤ信号、信号路
１７のオーバフロー信号とともに条件および例外コード
回路５０に供給される。
コード回路５０は、マイクロコードおよびハードウェア
中でインプリメントされた機能を有するプログラム回路
であることが望ましく、以下に詳細を述べる。この回路
は４つの条件コード信号ＣｃｏＳｃｃｉ、ＣＣ２および
ＣＣ３を発生し、多重コンダクタ信号路５６から命令発
行装置３１に供給する０例外（ＥＸＣＥＰＴＩＯＮ）信
号はコード回路５０から信号路５８を経由して命令発行
装置３１に至る。さらにコード回路５０は演算制御信号
を信号路５１を経由して演算制御論理１８に供給する。
中でインプリメントされた機能を有するプログラム回路
であることが望ましく、以下に詳細を述べる。この回路
は４つの条件コード信号ＣｃｏＳｃｃｉ、ＣＣ２および
ＣＣ３を発生し、多重コンダクタ信号路５６から命令発
行装置３１に供給する０例外（ＥＸＣＥＰＴＩＯＮ）信
号はコード回路５０から信号路５８を経由して命令発行
装置３１に至る。さらにコード回路５０は演算制御信号
を信号路５１を経由して演算制御論理１８に供給する。
これはどちらのＡＤＤ処理がＡＬＵ１６によって受は取
られたかを示す。また、コード回路５０は符号制御（Ｓ
ＩＧＮ Ｃ０ＮＴＲ０Ｌ）信号を供給する。これは信
号路５２を経由して符号選択回路６０に供給される。
られたかを示す。また、コード回路５０は符号制御（Ｓ
ＩＧＮ Ｃ０ＮＴＲ０Ｌ）信号を供給する。これは信
号路５２を経由して符号選択回路６０に供給される。
さらに、本発明には符号選択回路６０が含まれる。これ
は信号路５２から符号制御（ＳＩＧＮＣＯＮＴＲＯＬ）
信号を受は取るとともに、信号路６１．６３ヘオペラン
ドＡおよびＢの符号値をオペランド符号の１つである結
果符号として選択供給する。この選択符号（ＳＩＧＮ）
は信号路６５を介してレジスタ２０のＳＩＧＮ部２２へ
供給される。符号選択回路はコード回路５０の一部とし
て存在することが望ましい。しかし、第１図においては
理解を助けるために分離し示しである。
は信号路５２から符号制御（ＳＩＧＮＣＯＮＴＲＯＬ）
信号を受は取るとともに、信号路６１．６３ヘオペラン
ドＡおよびＢの符号値をオペランド符号の１つである結
果符号として選択供給する。この選択符号（ＳＩＧＮ）
は信号路６５を介してレジスタ２０のＳＩＧＮ部２２へ
供給される。符号選択回路はコード回路５０の一部とし
て存在することが望ましい。しかし、第１図においては
理解を助けるために分離し示しである。
第２図にｎデイジットを有するパック１０進数値７０を
示す。第１図の演算装置１０に存在する第２図の形のパ
ック１０進数のオペランドはｎ個の連続した４ビツトグ
ループを有する。これらのグループの各々は２進表記法
によって表され′Ｘｘｘｘ’ ｂの各Ｘは２進値（ビ
ット）の位置を示す。各４ビツト・グループを構成する
ビットはビット（０）からビット（３）まで第２図の第
１ビツト・グループに示したようにマグニチュードの順
にナンバリングされている。ｎ−１個のビット・グルー
プの各々は１６進値’ｉ’ ｘ、（０＜ｉ＜ｎ−１）に
よって表されている。従来と同様、１６進僅のｎ−１は
パック１０進数のマグニチュードを表し、（ｎ）番目の
デイジットが値の符号を表す。
示す。第１図の演算装置１０に存在する第２図の形のパ
ック１０進数のオペランドはｎ個の連続した４ビツトグ
ループを有する。これらのグループの各々は２進表記法
によって表され′Ｘｘｘｘ’ ｂの各Ｘは２進値（ビ
ット）の位置を示す。各４ビツト・グループを構成する
ビットはビット（０）からビット（３）まで第２図の第
１ビツト・グループに示したようにマグニチュードの順
にナンバリングされている。ｎ−１個のビット・グルー
プの各々は１６進値’ｉ’ ｘ、（０＜ｉ＜ｎ−１）に
よって表されている。従来と同様、１６進僅のｎ−１は
パック１０進数のマグニチュードを表し、（ｎ）番目の
デイジットが値の符号を表す。
第３図は演算装置１０のオペランド１２および１４に接
続された１０進数２進テストおよび状況ビット・セット
回路４０の詳細を示す図である。
続された１０進数２進テストおよび状況ビット・セット
回路４０の詳細を示す図である。
第３図、および説明においてはオペランドは両者とも８
ディジットで、０から６のマグニチュード・デイジット
、７が符号デイジット符号化パック１０進数値であると
仮定する。すなわち、各ナンバーは３２バイナリ・デイ
ジット（ビット）から構成される。各１６進ディジット
はＯから３までのナンバリングされた４ビツトを有する
。条件ビット・セット回路４０は１０進オペランドが８
ディジットより大きなマグニチュード・デイジットを有
しても、唯１つの符号デイジットを有するとの仮定のち
とにいかなる大きさのｌＯ進オペランドも処理可能であ
る。
ディジットで、０から６のマグニチュード・デイジット
、７が符号デイジット符号化パック１０進数値であると
仮定する。すなわち、各ナンバーは３２バイナリ・デイ
ジット（ビット）から構成される。各１６進ディジット
はＯから３までのナンバリングされた４ビツトを有する
。条件ビット・セット回路４０は１０進オペランドが８
ディジットより大きなマグニチュード・デイジットを有
しても、唯１つの符号デイジットを有するとの仮定のち
とにいかなる大きさのｌＯ進オペランドも処理可能であ
る。
第３図においては、デイジット・コンパレータがオペラ
ンドＡおよびＢの各々の７マグニチユード・デイジット
を表す２８ビツトを受取、比較する。比較器７１はこの
比較結果を示す３つの信号を供給する。オペランドＡが
オペランドＢよりも大きいことを示す第１信号、２つの
オペランドが等しいことを示す第２信号、オペランドＡ
がオペランドＢよりも小さいことを示す第３信号である
。
ンドＡおよびＢの各々の７マグニチユード・デイジット
を表す２８ビツトを受取、比較する。比較器７１はこの
比較結果を示す３つの信号を供給する。オペランドＡが
オペランドＢよりも大きいことを示す第１信号、２つの
オペランドが等しいことを示す第２信号、オペランドＡ
がオペランドＢよりも小さいことを示す第３信号である
。
これら３信号は各々、別々に信号路７２．７３および７
４を介して３つのセル・ラッチ７６に供給される。ラッ
チ７６のセルは比較器７０の出力をとらえるためにクロ
ック信号（ＣＫ）によってクロックされる。第１ラツチ
・セルはＧと表記される。これがセットされると、この
ラッチの出力はオペランドＡのマグニチュードがオペラ
ンドＢのマグニチュードよりも大きいことを示す。（Ａ
ＧＴＢ）、Ｌと表記されたセルはこの逆、すなわちオペ
ランドＡがオペランドＢよりも小さい（ＬＴ）ことを示
す。Ｎと表記されたセルの出力はインバータ７７に与え
られ、インバータ７７はＮＯＴ ＥＱＵＡＬ信号を発
生する。これはディジタル値が１のセット状態のときに
オペランドのマグニチュードが等しくないことを示す。
４を介して３つのセル・ラッチ７６に供給される。ラッ
チ７６のセルは比較器７０の出力をとらえるためにクロ
ック信号（ＣＫ）によってクロックされる。第１ラツチ
・セルはＧと表記される。これがセットされると、この
ラッチの出力はオペランドＡのマグニチュードがオペラ
ンドＢのマグニチュードよりも大きいことを示す。（Ａ
ＧＴＢ）、Ｌと表記されたセルはこの逆、すなわちオペ
ランドＡがオペランドＢよりも小さい（ＬＴ）ことを示
す。Ｎと表記されたセルの出力はインバータ７７に与え
られ、インバータ７７はＮＯＴ ＥＱＵＡＬ信号を発
生する。これはディジタル値が１のセット状態のときに
オペランドのマグニチュードが等しくないことを示す。
一方、２進値がＯの状況のときにはＮＯＴ ＥＱＵＡ
Ｌ信号はオペランドが等価であることを示す。Ｇおよび
Ｌラッチ、そしてインバータ７７の出力は共に第１図に
示す信号路４１を共有する。８デイジットより大きなオ
ペランドは高位のデイジットが符号化されていない（す
なわちＨｇｎ１ｔｕｄｅのみ）とみなされ、高−低の順
に比較器によって処理される。ＮＯＴ ＥＱＵＡＬＳ
ＧＲＥＡＴＥＲＴＨＡＮ、およびＬＥＳＳ ＴＨＡＮ
信号は相互に影響を有し、ＧＲＥＡＴＥＲＴＨＡＮ、お
よびＬＥＳＳ ＴＨＡＮ信号は先のＮＯＴ ＥＱＵ
ＡＬの状態がＯのときのみセットされ、また、このとき
同時にＮＯＴ ＥＱＵＡＬがセットされなければなら
ない。
Ｌ信号はオペランドが等価であることを示す。Ｇおよび
Ｌラッチ、そしてインバータ７７の出力は共に第１図に
示す信号路４１を共有する。８デイジットより大きなオ
ペランドは高位のデイジットが符号化されていない（す
なわちＨｇｎ１ｔｕｄｅのみ）とみなされ、高−低の順
に比較器によって処理される。ＮＯＴ ＥＱＵＡＬＳ
ＧＲＥＡＴＥＲＴＨＡＮ、およびＬＥＳＳ ＴＨＡＮ
信号は相互に影響を有し、ＧＲＥＡＴＥＲＴＨＡＮ、お
よびＬＥＳＳ ＴＨＡＮ信号は先のＮＯＴ ＥＱＵ
ＡＬの状態がＯのときのみセットされ、また、このとき
同時にＮＯＴ ＥＱＵＡＬがセットされなければなら
ない。
次に、無効１０進ディジット（ＩＤ）回路は１４個の複
式ＡＮＤ回路を有し、各ＡＮＤ回路は２つの入力と１つ
の出力を有する。ＡＮＤ回路８０の出力はＯＲゲート８
１によって集められる。各ＡＮＤゲートの機能を理解す
るために各１６進マグニチユード・デイジットは４つの
２進ビツトを持つとする。これらのデイジット各々に含
まれる内容はＯから９のレンジすべてのナンバーの１つ
によって表されるマグニチュード値であり、これは００
００“ ｂから“１００１’ ｂで表記される。他の
すべての可能値は無効である。各１６進マグニチユード
・デイジットは左から右へ（０）から（３）のナンバリ
ングがされ、ビット位置（０）と（１）、あるいは（０
）と（２）の２進値が１１°であるとき、表１で示すよ
うに無効１０進ディジットが存在することを示す。
式ＡＮＤ回路を有し、各ＡＮＤ回路は２つの入力と１つ
の出力を有する。ＡＮＤ回路８０の出力はＯＲゲート８
１によって集められる。各ＡＮＤゲートの機能を理解す
るために各１６進マグニチユード・デイジットは４つの
２進ビツトを持つとする。これらのデイジット各々に含
まれる内容はＯから９のレンジすべてのナンバーの１つ
によって表されるマグニチュード値であり、これは００
００“ ｂから“１００１’ ｂで表記される。他の
すべての可能値は無効である。各１６進マグニチユード
・デイジットは左から右へ（０）から（３）のナンバリ
ングがされ、ビット位置（０）と（１）、あるいは（０
）と（２）の２進値が１１°であるとき、表１で示すよ
うに無効１０進ディジットが存在することを示す。
表１にパック１０進マグニチユード・ビットにおける６
つの可能無効ビットの構成を示す。これは複式ＡＮＤゲ
ート８０゜から８０＋ｓが５つの可能な無効ビット・パ
ターンの１つづつをテストすることを示す、各ゲート・
ベアが２つのオペランドに含まれる可能な１６のマグニ
チュード・デイジットを１つづつテストする。例えば、
２つのＡＮＤゲートは複式ゲート８０゜に含まれる。ゲ
ート・ベア８０．の第１ゲートＡ、はオペランドＢのマ
グニチュードデイジットのビット（０）と（１）とをテ
ストする。ゲー） Ａ ｔはビット（０）とビット（２
）とをテストする。もしオペランドＢの第１ディジット
のビット・パターンが“Ｂ’ Ｘ、に対応する表１の値
を有するならば１、オペランドＢは無効となるであろう
。このことはゲート・ペア８０．のゲー） Ａ ｔから
のポジ出力によって示される。これはオペランドＢのテ
スト・デイジットｌから７のためのゲート・ペア８０、
から８０．を含む第３図に示した回路によれば理解しや
すい。さらに回路はゲート・ペア８０Ｉｓを含む８つの
複式ＡＮＤゲートを持ち、オペランドＡのマグニチュー
ド・デイジットのテストに供している。８ディジットよ
り大きなオペランドに対しては、高位・デイジットが考
慮され（マグニチュードのみ）、８つのオペランド・デ
イジットすべてに無効マグニチュード・デイジット・ビ
ットの組合せについてのテストがなされる。複式ＡＮＤ
ゲート８０゜から８０１．中のＡＮＤゲートすべての出
力はＯＲゲート８１中に集められる。この出力はオペラ
ンドＡあるいはオペランドＢのいづれかのマグニチュー
ド・デイジットが無効である場合にはいつでも発生する
。
つの可能無効ビットの構成を示す。これは複式ＡＮＤゲ
ート８０゜から８０＋ｓが５つの可能な無効ビット・パ
ターンの１つづつをテストすることを示す、各ゲート・
ベアが２つのオペランドに含まれる可能な１６のマグニ
チュード・デイジットを１つづつテストする。例えば、
２つのＡＮＤゲートは複式ゲート８０゜に含まれる。ゲ
ート・ベア８０．の第１ゲートＡ、はオペランドＢのマ
グニチュードデイジットのビット（０）と（１）とをテ
ストする。ゲー） Ａ ｔはビット（０）とビット（２
）とをテストする。もしオペランドＢの第１ディジット
のビット・パターンが“Ｂ’ Ｘ、に対応する表１の値
を有するならば１、オペランドＢは無効となるであろう
。このことはゲート・ペア８０．のゲー） Ａ ｔから
のポジ出力によって示される。これはオペランドＢのテ
スト・デイジットｌから７のためのゲート・ペア８０、
から８０．を含む第３図に示した回路によれば理解しや
すい。さらに回路はゲート・ペア８０Ｉｓを含む８つの
複式ＡＮＤゲートを持ち、オペランドＡのマグニチュー
ド・デイジットのテストに供している。８ディジットよ
り大きなオペランドに対しては、高位・デイジットが考
慮され（マグニチュードのみ）、８つのオペランド・デ
イジットすべてに無効マグニチュード・デイジット・ビ
ットの組合せについてのテストがなされる。複式ＡＮＤ
ゲート８０゜から８０１．中のＡＮＤゲートすべての出
力はＯＲゲート８１中に集められる。この出力はオペラ
ンドＡあるいはオペランドＢのいづれかのマグニチュー
ド・デイジットが無効である場合にはいつでも発生する
。
オペランドの符号デイジットは無効１０進符号（ｉｎｖ
ａｌｉｄ ｄｅｃｉａ＋ａｌ ５１ｇｎ＝ Ｉ Ｄ Ｓ
）回路の組によってテストされる。オペランドＢの無
効符号を調べる回路は２つのネガ入力を有するＡＮＤゲ
ート８３と、ゲート８３の出力に接続されたポジ入力と
符号デイジット・ビット（０）を受けるネガ入力とを有
するＯＲゲート８４から構成される。オペランドＡ符号
デイジットの無効調査はＡＮＤゲート８６とＯＲゲート
８７の組によって実行される。これらはゲ−１−８３，
８４と同様の接続および構成を有する。
ａｌｉｄ ｄｅｃｉａ＋ａｌ ５１ｇｎ＝ Ｉ Ｄ Ｓ
）回路の組によってテストされる。オペランドＢの無
効符号を調べる回路は２つのネガ入力を有するＡＮＤゲ
ート８３と、ゲート８３の出力に接続されたポジ入力と
符号デイジット・ビット（０）を受けるネガ入力とを有
するＯＲゲート８４から構成される。オペランドＡ符号
デイジットの無効調査はＡＮＤゲート８６とＯＲゲート
８７の組によって実行される。これらはゲ−１−８３，
８４と同様の接続および構成を有する。
無効１０進符号回路の動作は表１に従えば、より理解し
やすいと思われる。パック１０進演算においては、符号
デイジット（本実施例においては７のごときデイジット
）は表１中の無効として示された値を持たないことが強
制される０表１のパターンはオペランドＡおよびオペラ
ンドＢ各々についてＡＮＤ１０Ｒゲート・ベア８３．８
４．８６および８７によって調べられる。例えば、オペ
ランドＡの符号デイジットが“００１０’ ｂの値を
有する場合を仮定する。この場合符号デイジッ） （０
）２進値“０”はＯＲゲートのネガ入力によって逆転さ
れる。結果としてＯＲゲート８７の出力はオペランドＡ
の無効１０進符号（ＩＤＳＡ＝ｉｎｖａｌｔｄ ｄｅｃ
ｉｍａｌ ｓｉｇｎ ｆｏｒ ｏｐｅｒａｎｄ Ａ）
を示す出力となる。
やすいと思われる。パック１０進演算においては、符号
デイジット（本実施例においては７のごときデイジット
）は表１中の無効として示された値を持たないことが強
制される０表１のパターンはオペランドＡおよびオペラ
ンドＢ各々についてＡＮＤ１０Ｒゲート・ベア８３．８
４．８６および８７によって調べられる。例えば、オペ
ランドＡの符号デイジットが“００１０’ ｂの値を
有する場合を仮定する。この場合符号デイジッ） （０
）２進値“０”はＯＲゲートのネガ入力によって逆転さ
れる。結果としてＯＲゲート８７の出力はオペランドＡ
の無効１０進符号（ＩＤＳＡ＝ｉｎｖａｌｔｄ ｄｅｃ
ｉｍａｌ ｓｉｇｎ ｆｏｒ ｏｐｅｒａｎｄ Ａ）
を示す出力となる。
ＯＲゲート８４と８７の出力はＯＲゲート８８に集めら
れる。ＯＲゲート８１と８８の出力は０Ｒゲート８９の
出力に与えられる。このＯＲゲート８９の出力は無効１
０進条件（Ｉ Ｄ Ｃ＝ ｉｎｖａｌｉｄｄｅｃｉｍａ
ｌ ｃｏｎｄｉｔｉｏｎ）ラッチ９０の入力に接続され
ている。このようにＯＲゲート８１のポジ出力によって
示される無効１０進ディジット（ＩＤＤ＝ｉｎｖａｌｉ
ｄ ｄｅｃｉｍａｌ ｄｔｇｉｔ））あるいはＯＲゲー
ト８８のポジ出力によって示される無効１０進符号（Ｉ
ＤＳＢまたはＩＤ５Ａ）の存在はＯＲゲート８９を介し
てＩＤＣラッチ９０をセットする。ラッチ９０はクロッ
クされ、セットされたときのポジ出力は信号路４２上に
無効１０進条件（ＩＮＶＤＥＣＩＭＡＬ Ｃ０ＮＤ）
信号を送出する。
れる。ＯＲゲート８１と８８の出力は０Ｒゲート８９の
出力に与えられる。このＯＲゲート８９の出力は無効１
０進条件（Ｉ Ｄ Ｃ＝ ｉｎｖａｌｉｄｄｅｃｉｍａ
ｌ ｃｏｎｄｉｔｉｏｎ）ラッチ９０の入力に接続され
ている。このようにＯＲゲート８１のポジ出力によって
示される無効１０進ディジット（ＩＤＤ＝ｉｎｖａｌｉ
ｄ ｄｅｃｉｍａｌ ｄｔｇｉｔ））あるいはＯＲゲー
ト８８のポジ出力によって示される無効１０進符号（Ｉ
ＤＳＢまたはＩＤ５Ａ）の存在はＯＲゲート８９を介し
てＩＤＣラッチ９０をセットする。ラッチ９０はクロッ
クされ、セットされたときのポジ出力は信号路４２上に
無効１０進条件（ＩＮＶＤＥＣＩＭＡＬ Ｃ０ＮＤ）
信号を送出する。
１０進数２進テストおよび条件セット論理４０によって
実行されるもう一つの機能は、相違１０進符号（ＤＩＦ
ＦＥＲＥＮＴ ＤＥＣＩＭＡＬＳＩＧＮＳ）信号の生
成とともにオペランドＡ１Ｂの検査である０本実施例に
おいてオペランドの符号はそれらの符号デイジット、各
々デイジット番号７の値によって与えられる。パック１
０進数における符号極性（ＳＩＧＮ ＰＯＬＡＲＩＴ
Ｙ）が第１図に示されている。表１においてはマグニチ
ュード・デイジットの無効値（ｉｎｖａｌｉｄ ｖａｌ
ｕｅ）を示しているのに加えてオペランドＡ、Ｂの符号
デイジットの可能有効値コード（ｖａｌｉｄ ｖａｌｕ
ｅｃｏｄｅ ）のすべてを示す。表１においては２つの
１６進コードがネガ極性、残りの４つがポジ極性である
。オペランドＢにおいては、ネガ極性コード’Ｂ’ Ｘ
とＤ’ Ｘは各々ゲート１００．１０２によって検査さ
れる。同様、オペランドＡにおいてはＡＮＤゲート１１
０．１１２が“Ｂ’ Ｘと“Ｄ’ Ｘとを検査する。オ
ペランドＢにおいて、ネガ符号の検知はＯＲゲート１０
３の出力によって示される。このＯＲゲート１０３はＡ
ＮＤゲート１００．１０２の出力を入力としている。同
様、ＯＲゲート１１３はオペランドＡのネガ符号の存在
を示す。オペランドＢにネガ符号が検知されると、ラッ
チ１２１の出力は“１°゛の値を送出し、符号がポジで
あればラッチはリセットされる。
実行されるもう一つの機能は、相違１０進符号（ＤＩＦ
ＦＥＲＥＮＴ ＤＥＣＩＭＡＬＳＩＧＮＳ）信号の生
成とともにオペランドＡ１Ｂの検査である０本実施例に
おいてオペランドの符号はそれらの符号デイジット、各
々デイジット番号７の値によって与えられる。パック１
０進数における符号極性（ＳＩＧＮ ＰＯＬＡＲＩＴ
Ｙ）が第１図に示されている。表１においてはマグニチ
ュード・デイジットの無効値（ｉｎｖａｌｉｄ ｖａｌ
ｕｅ）を示しているのに加えてオペランドＡ、Ｂの符号
デイジットの可能有効値コード（ｖａｌｉｄ ｖａｌｕ
ｅｃｏｄｅ ）のすべてを示す。表１においては２つの
１６進コードがネガ極性、残りの４つがポジ極性である
。オペランドＢにおいては、ネガ極性コード’Ｂ’ Ｘ
とＤ’ Ｘは各々ゲート１００．１０２によって検査さ
れる。同様、オペランドＡにおいてはＡＮＤゲート１１
０．１１２が“Ｂ’ Ｘと“Ｄ’ Ｘとを検査する。オ
ペランドＢにおいて、ネガ符号の検知はＯＲゲート１０
３の出力によって示される。このＯＲゲート１０３はＡ
ＮＤゲート１００．１０２の出力を入力としている。同
様、ＯＲゲート１１３はオペランドＡのネガ符号の存在
を示す。オペランドＢにネガ符号が検知されると、ラッ
チ１２１の出力は“１°゛の値を送出し、符号がポジで
あればラッチはリセットされる。
ＯＲゲート１０３．１１３は排他的ＯＲ（ＸＯＲ）ゲー
ト１２０にも出力する。オペランド符号が同じであると
きＸＯＲゲート１２０の出力はラチ１２３を非活動状態
とし相違１０進符号（ＤＩＦＦＥＲＥＮＴ ＤＥＣ７Ｍ
ＡＬ ５ＩＧＮ）信号を出力させる。符号が異なると
きはラッチの出力が生じ、相対する符号であることを示
す。
ト１２０にも出力する。オペランド符号が同じであると
きＸＯＲゲート１２０の出力はラチ１２３を非活動状態
とし相違１０進符号（ＤＩＦＦＥＲＥＮＴ ＤＥＣ７Ｍ
ＡＬ ５ＩＧＮ）信号を出力させる。符号が異なると
きはラッチの出力が生じ、相対する符号であることを示
す。
コード回路５０の構造および動作を表３に示す。
表３にはコード回路中で具現化される論理の疑似コード
リストが示されている。これらは回路４０によって生成
される結果条件信号をＥＸＣＥＰＴＴＯＮ（例外）信号
に変換し、ＡＤＤ （加算）処理によるオペランドＡ、
Ｂの結合により生成される結果の符号を選択する際に用
いられる。
リストが示されている。これらは回路４０によって生成
される結果条件信号をＥＸＣＥＰＴＴＯＮ（例外）信号
に変換し、ＡＤＤ （加算）処理によるオペランドＡ、
Ｂの結合により生成される結果の符号を選択する際に用
いられる。
まず、オペランドＡ、Ｂはレジスタ１２．１４にフェッ
チされる。その後、回路４０はマグニチュードおよびオ
ペランド・ビットを結合し上述の出力信号を生成する。
チされる。その後、回路４０はマグニチュードおよびオ
ペランド・ビットを結合し上述の出力信号を生成する。
ラッチＧ、Ｎ、Ｌ、ＩＤＣ１０、ＤそしてＳがこれらの
入力を受けると、これらのラッチは信号路４１〜４５に
信号を送出する。
入力を受けると、これらのラッチは信号路４１〜４５に
信号を送出する。
これらの信号は表２に示す疑似コード手順のステップ（
２）−（２３）を用いてコード回路５０に送られる。
２）−（２３）を用いてコード回路５０に送られる。
表２
（１） オペランド フェッチ
（２） 相対マグニチュードＣＧ、Ｎ５Ｌ） 、等価〔
Ｄ〕、符号値〔Ｏ８〕、データ有効性ＣＩＤＣ）の確認
用オペランド・テスト（３） ＩＦ データ有効
ＴＨＥＮ（４） ＳＥＴ二符号および相対マグニチ
ュードに基づいた条件コード（５） ＩＦ“比較”
ＴＨＥＮ （６） Ｅｘｉｔ （７） ＥＬＳＥ （８） ＩＦ（’加算１かっ符号が等価ＣＤ）また
は″減ｒかっ符号が相異〔Ｄ〕）ＴＨＥＮ （９） オペランド・マグニチュード加算（１０）Ｓ
ＥＴ：結果符号＝オペランドＡ符号（Ｓ）（１１）スト
ア：結果 （１２）ＩＦ オーバフロー ＴＨＥＮ（１３）ＳＥ
Ｔ ＣＣ３ （１４）リターン二例外コード （１５）ＥＮＤＩＦ （１６） ＥＬＳＥ （１７）ＩＦ オペランド・マグニチュードが等しい
、ＴＨＥＮ（１８）オペランド＝＋Ｑ （１９）ＥＬＳＥ （２０）減算二人オペランドから小オペランドを減算（
ＧＳＬ）（２１）ＳＥＴ：等価符号を大オペランド符号
にセラ） （Ｇ、Ｌ。
Ｄ〕、符号値〔Ｏ８〕、データ有効性ＣＩＤＣ）の確認
用オペランド・テスト（３） ＩＦ データ有効
ＴＨＥＮ（４） ＳＥＴ二符号および相対マグニチ
ュードに基づいた条件コード（５） ＩＦ“比較”
ＴＨＥＮ （６） Ｅｘｉｔ （７） ＥＬＳＥ （８） ＩＦ（’加算１かっ符号が等価ＣＤ）また
は″減ｒかっ符号が相異〔Ｄ〕）ＴＨＥＮ （９） オペランド・マグニチュード加算（１０）Ｓ
ＥＴ：結果符号＝オペランドＡ符号（Ｓ）（１１）スト
ア：結果 （１２）ＩＦ オーバフロー ＴＨＥＮ（１３）ＳＥ
Ｔ ＣＣ３ （１４）リターン二例外コード （１５）ＥＮＤＩＦ （１６） ＥＬＳＥ （１７）ＩＦ オペランド・マグニチュードが等しい
、ＴＨＥＮ（１８）オペランド＝＋Ｑ （１９）ＥＬＳＥ （２０）減算二人オペランドから小オペランドを減算（
ＧＳＬ）（２１）ＳＥＴ：等価符号を大オペランド符号
にセラ） （Ｇ、Ｌ。
（２２） ＥＮＤ Ｉ Ｆ
（２３）ストア：結果
（２４） ＥＮＤ Ｉ Ｆ
（２５） ＥＮＤ Ｉ Ｆ
（２６）ＥＬＳＥ
（２７）リターン二例外コード
（２８） ＥＮＤ Ｉ Ｆ
０、Ｓ〕
ステップ（２）から（２３）において、コード回路５０
は処理の実行されているタイプを示すＣＭＤ信号を受は
取る。さらに、回路４０によって発生させられた回線４
１〜４５上の信号も受は取り、表１に示すごと＜ ＣＭ
Ｄ信号およびこれらの符号値に応答して処理を実行する
。最初はステップ（２）における有効性（ｖａｌｉｄｉ
ｔｙ）テスト（ＩＤＣ）である。ＩＤＣがセットされる
と、表２の手順がステップ２２において例外コードを戻
す。
は処理の実行されているタイプを示すＣＭＤ信号を受は
取る。さらに、回路４０によって発生させられた回線４
１〜４５上の信号も受は取り、表１に示すごと＜ ＣＭ
Ｄ信号およびこれらの符号値に応答して処理を実行する
。最初はステップ（２）における有効性（ｖａｌｉｄｉ
ｔｙ）テスト（ＩＤＣ）である。ＩＤＣがセットされる
と、表２の手順がステップ２２において例外コードを戻
す。
さもなければ、条件コードがセットされる。回線３３で
示された命令が比較（ＣＯＭＰＡＲＥ）処理であるとき
は手順はステップ（５）で出口となる。一方、ＣＭＤが
加算処理（ＡＤＤ）であり、オペランドの符号が等価（
Ｄはリセット）であることを示すとき、または処理が城
Ｘ（ＳＵＢＴＲＡＣＴ）であり、符号が反対（Ｄはセッ
ト）であるとき、演算装置ｌＯにおいて演算制御（ＡＲ
ＩＴＨＣ０ＮＴＲ０Ｌ）信号が供給される。これはＡＬ
Ｕ１６にオペランド・マグニチュードを加算させる作用
をする。結果符号は選択符号回路６０によって選択され
、結果レジスタ２０の符号フィールドに挿入される。こ
れに続いて結果がストアされる。ここで ステップ（１１）においてオーバフローが検知されたな
ら、条件コードはＣＣ３に変えられ、例外コードは命令
シーケンスへの割りこみを行うべ（返却される。ステッ
プ（１５）、（１６）そして（１７）はステップ（７）
でのテストが失敗（ｆａｉｌ）であるときに実行される
。ここで小なるオペランドが大なるオペランドから減算
され、結果符号は大なるオペランドの符号に等しくされ
る。
示された命令が比較（ＣＯＭＰＡＲＥ）処理であるとき
は手順はステップ（５）で出口となる。一方、ＣＭＤが
加算処理（ＡＤＤ）であり、オペランドの符号が等価（
Ｄはリセット）であることを示すとき、または処理が城
Ｘ（ＳＵＢＴＲＡＣＴ）であり、符号が反対（Ｄはセッ
ト）であるとき、演算装置ｌＯにおいて演算制御（ＡＲ
ＩＴＨＣ０ＮＴＲ０Ｌ）信号が供給される。これはＡＬ
Ｕ１６にオペランド・マグニチュードを加算させる作用
をする。結果符号は選択符号回路６０によって選択され
、結果レジスタ２０の符号フィールドに挿入される。こ
れに続いて結果がストアされる。ここで ステップ（１１）においてオーバフローが検知されたな
ら、条件コードはＣＣ３に変えられ、例外コードは命令
シーケンスへの割りこみを行うべ（返却される。ステッ
プ（１５）、（１６）そして（１７）はステップ（７）
でのテストが失敗（ｆａｉｌ）であるときに実行される
。ここで小なるオペランドが大なるオペランドから減算
され、結果符号は大なるオペランドの符号に等しくされ
る。
符号選択は第４図を参照すると理解しやすい。
第４図は選択符号回路６０を詳細に示した図である。信
号路５２上の選択符号回路６０はコード回路５０から相
違１０進符号（ＤＩＦＦＥＲＥＮＴＤＥＣＩＭＡＬ
Ｓ ＩＧＮＳ）’Ａ ＧＴ ＢＪ、ｒＡ ＬＴ
Ｂ、の符号を受は取る。さらにコード回路５０は加算
、減算処理を示すＡＤＤあるいは５ＵＢＴＲ信号を送出
する。ゲート２００．２１０および２１１は表３中のス
テップ（′ｌ）におけるテストを実行する。ここで処理
が加算処理であり、オペランド符号が等価（相違１０進
符号＝ＤＩＦＦＥＲＥＮＴ ＤＥＣＩＭＡＬ ５Ｉ
ＧＮＳリセツト）であればＡＮＤゲート２００の出力が
生ずる。一方処理が減算であり符号が等価であればＡＮ
Ｄゲート２１０の出力が生ずる。ＡＮＤゲート２００と
２１０の出力はＯＲゲート２１１に与えられる。このよ
うに、表３のステップ（７）の条件のいづれかが満足さ
れればＯＲゲート２１１の出力が生ずる。一方、ステッ
プ（７）の条件が満足されなければＯＲゲー＋−２１１
の論理“０″出力がＡＮＤゲート２２０．２２１の各々
に逆転入力される。ゲート２２０にはオペランドへのマ
グニチュードがオペランドＢのマグニチュードより大で
あることを示すｒＡ ＧＴ ＢＪ信号が供給される
。この場合、ＯＲゲート２１１による″Ｏ″′出力を仮
定すればＡＮＤゲート２２０の出力が生ずる。ＡＮＤゲ
ート２２０の出力ＯＲゲート２１１の出力はＯＲゲート
２２３に入力される。ＯＲゲート２２３は信号路２１９
ヘオペランドＡの符号選択（ＳＥＬ Ａ、）を実行す
る信号を供給する。一方、ＯＲゲート２１１の出力が“
Ｏ”レベルで、オペランドＢのマグニチュードがオペラ
ンドＡのマグニチュードより大であるとき、ＡＮＤゲー
ト２２１の出力が生じ、回線２１８上にオペランドＢの
符号を選択（ＳＥＬ Ｂ）する信号を供給する。
号路５２上の選択符号回路６０はコード回路５０から相
違１０進符号（ＤＩＦＦＥＲＥＮＴＤＥＣＩＭＡＬ
Ｓ ＩＧＮＳ）’Ａ ＧＴ ＢＪ、ｒＡ ＬＴ
Ｂ、の符号を受は取る。さらにコード回路５０は加算
、減算処理を示すＡＤＤあるいは５ＵＢＴＲ信号を送出
する。ゲート２００．２１０および２１１は表３中のス
テップ（′ｌ）におけるテストを実行する。ここで処理
が加算処理であり、オペランド符号が等価（相違１０進
符号＝ＤＩＦＦＥＲＥＮＴ ＤＥＣＩＭＡＬ ５Ｉ
ＧＮＳリセツト）であればＡＮＤゲート２００の出力が
生ずる。一方処理が減算であり符号が等価であればＡＮ
Ｄゲート２１０の出力が生ずる。ＡＮＤゲート２００と
２１０の出力はＯＲゲート２１１に与えられる。このよ
うに、表３のステップ（７）の条件のいづれかが満足さ
れればＯＲゲート２１１の出力が生ずる。一方、ステッ
プ（７）の条件が満足されなければＯＲゲー＋−２１１
の論理“０″出力がＡＮＤゲート２２０．２２１の各々
に逆転入力される。ゲート２２０にはオペランドへのマ
グニチュードがオペランドＢのマグニチュードより大で
あることを示すｒＡ ＧＴ ＢＪ信号が供給される
。この場合、ＯＲゲート２１１による″Ｏ″′出力を仮
定すればＡＮＤゲート２２０の出力が生ずる。ＡＮＤゲ
ート２２０の出力ＯＲゲート２１１の出力はＯＲゲート
２２３に入力される。ＯＲゲート２２３は信号路２１９
ヘオペランドＡの符号選択（ＳＥＬ Ａ、）を実行す
る信号を供給する。一方、ＯＲゲート２１１の出力が“
Ｏ”レベルで、オペランドＢのマグニチュードがオペラ
ンドＡのマグニチュードより大であるとき、ＡＮＤゲー
ト２２１の出力が生じ、回線２１８上にオペランドＢの
符号を選択（ＳＥＬ Ｂ）する信号を供給する。
ＡＮＤゲート２２２は、活動化状態のとき、結果が無条
件にポジ（ｐｏｓｉｔｉｖｅ）と符号化されることを示
す。ここでＯＲゲート２１１の出力がリセットされ、オ
ペランドが等価であるときは結果はゼロのマグニチュー
ドを有することとなる。マグニチュードがゼロのときは
結果符号は無条件にポジ（ｐｏｓｉｔｉｖｅ）となる。
件にポジ（ｐｏｓｉｔｉｖｅ）と符号化されることを示
す。ここでＯＲゲート２１１の出力がリセットされ、オ
ペランドが等価であるときは結果はゼロのマグニチュー
ドを有することとなる。マグニチュードがゼロのときは
結果符号は無条件にポジ（ｐｏｓｉｔｉｖｅ）となる。
ゲート２２３．２２１および２２２の出力は各々アセン
ブラ／マルチプレクサ２２５の選択Ａ、選択Ｂおよび選
択Ｃ入力に供給される。アセンブラ／マルチプレクサ２
２５の選択Ａ１選選択入力にはさらにレジスタ１２．１
４から各り符号デイジットが供給される。このようにｒ
ＳＥＬ ＡＪ信号が高い（ｈｉｇｈ）とき、オペラン
ドへの符号がアセンブラ／マルチプレクサ２２５によっ
て選択されゲート２２７に供給される。ゲート２２７は
ステップ（９）と（１６）が実行されるときコード回路
５０によって生成される信号（Ｓ Ｅ Ｔ ｓｉｇｎ）
によって活動化される。結果はゲートを活動状態となし
、選択されたオペランド符号がレジスタ２０の符号フィ
ールドへ入ることを許可するＳＥＴ信号である。
ブラ／マルチプレクサ２２５の選択Ａ、選択Ｂおよび選
択Ｃ入力に供給される。アセンブラ／マルチプレクサ２
２５の選択Ａ１選選択入力にはさらにレジスタ１２．１
４から各り符号デイジットが供給される。このようにｒ
ＳＥＬ ＡＪ信号が高い（ｈｉｇｈ）とき、オペラン
ドへの符号がアセンブラ／マルチプレクサ２２５によっ
て選択されゲート２２７に供給される。ゲート２２７は
ステップ（９）と（１６）が実行されるときコード回路
５０によって生成される信号（Ｓ Ｅ Ｔ ｓｉｇｎ）
によって活動化される。結果はゲートを活動状態となし
、選択されたオペランド符号がレジスタ２０の符号フィ
ールドへ入ることを許可するＳＥＴ信号である。
表２の手順におけるステップ４は以下に示す式にしたが
ってコード回路によって実行される。
ってコード回路によって実行される。
加算（ＡＤＤ）処理が実行されるとき、ＩＢＭシステム
／３７０条件コードをセットする式は以下の通りである
。
／３７０条件コードをセットする式は以下の通りである
。
５ＥＴＣＣＯ＝ＮＤＶ
ＳＥＴＣＣ１＝ＮＤＯＶＧ＋ＮＤＯＶＬ＋ＤＯＶＳＥＴ
ＣＣ２＝ＮＤＯＶＧ＋ＮＤＯＶＬ＋ＤＯＶＳＥＴＣＣ３
＝Ｖ 減算（ＳＵＢＴＲＡＣＴ）処理が実行されるとき、ＩＢ
Ｍシステム／３７０条件コードをセットする式は以下の
通りである。
ＣＣ２＝ＮＤＯＶＧ＋ＮＤＯＶＬ＋ＤＯＶＳＥＴＣＣ３
＝Ｖ 減算（ＳＵＢＴＲＡＣＴ）処理が実行されるとき、ＩＢ
Ｍシステム／３７０条件コードをセットする式は以下の
通りである。
５ＥＴＣＣＯ＝ＮＤＶ
ＳＥＴＣＣ１＝ＮＤＯＶＧ＋ＮＤＯＶＬ＋ＤＯＶＳＥＴ
ＣＣ２＝ＮＤＯＶＧ＋ＮＤＯＶＬ＋ＤＯＶＳ Ｅ Ｔ
ＣＣ３＝ Ｖ （
８）注：ここで Ｎ＝Ｎｏｔ Ｅｑｕａｌ Ｄ＝Ｄｉｆｆｅｒｅｎｔ Ｄｅｃｉｍａｌ Ｓｔｇｎｓ
（相違１０進符号）０＝ＯＰＢ ５ＩＧＮ Ｌ＝Ａ ＬＴ Ｂ Ｇ＝Ａ ＧＴ Ｂ Ｖ ＝Ｄｅｃｉｍａｌ Ｏｖｅｒ４１ｏｗ （１０進オ
ーバ・フロー）である。
ＣＣ２＝ＮＤＯＶＧ＋ＮＤＯＶＬ＋ＤＯＶＳ Ｅ Ｔ
ＣＣ３＝ Ｖ （
８）注：ここで Ｎ＝Ｎｏｔ Ｅｑｕａｌ Ｄ＝Ｄｉｆｆｅｒｅｎｔ Ｄｅｃｉｍａｌ Ｓｔｇｎｓ
（相違１０進符号）０＝ＯＰＢ ５ＩＧＮ Ｌ＝Ａ ＬＴ Ｂ Ｇ＝Ａ ＧＴ Ｂ Ｖ ＝Ｄｅｃｉｍａｌ Ｏｖｅｒ４１ｏｗ （１０進オ
ーバ・フロー）である。
Ｅ。発明の効果
上述したごとく本発明によればパック１０進数演算処理
の実行における結果条件決定が促進され、処理効率を高
めることができる。
の実行における結果条件決定が促進され、処理効率を高
めることができる。
第１図は本発明の構成を示すブロック図、第２図はｎデ
イジットを有するパック１０進数２進数字を示す図、第
３図はｌＯ進数２進回路の回路図、第４図は符号選択回
路を示す回路図である。 １０・・・・・・演算装置、 １２．１４・・・・・・オペランド・レジスタ、１６・
・・・・・２進演算論理装置（ＡＬＵ）１８・・・・・
・演算制御論理、 ２０・・・・・・結果レジスタ、 ３０・・・・・・命令装置、 ４０・・・・・・条件ビット・セット回路、５０・・・
・・・コード回路、 ６０・・・・・・符号選択回路。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ９１７Ｔｏ）
イジットを有するパック１０進数２進数字を示す図、第
３図はｌＯ進数２進回路の回路図、第４図は符号選択回
路を示す回路図である。 １０・・・・・・演算装置、 １２．１４・・・・・・オペランド・レジスタ、１６・
・・・・・２進演算論理装置（ＡＬＵ）１８・・・・・
・演算制御論理、 ２０・・・・・・結果レジスタ、 ３０・・・・・・命令装置、 ４０・・・・・・条件ビット・セット回路、５０・・・
・・・コード回路、 ６０・・・・・・符号選択回路。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ９１７Ｔｏ）
Claims (1)
- 【特許請求の範囲】 例外割り込み命令ストリームに応答して２つのパック符
号１０進数の２進オペランドＡ、Ｂを結合して結果を導
くコンピュータ演算装置であつて、上記各オペランドは
０からｎ−１の順に指定されたｎ個の連続的１６進数を
含み、各オペランドのｎ−２までの連続的１６進デイジ
ットはオペランドのマグニチュードを表し、各オペラン
ドの１つの１６進デイジットはオペランドの符号を表す
ものにおいて、 上記演算装置に結合され、上記オペランドのマグニチュ
ード・デイジットのビットを論理的に結合して上記オペ
ランドの比較マグニチュードを示す第１結果条件信号を
生成するマグニチュード比較機構； 上記演算装置に結合され、オペランドのマグニチュード
・デイジット・ビットを論理結合して第２結果条件信号
を生成する回路であり、該信号はマグニチュード・デイ
ジット・ビットあるいは符号デイジット・ビットがオペ
ランドのいずれかが無効であることを示す場合に命令ス
トリームの例外割り込みを発生するように条件づけられ
る信号である第２結果条件信号を生成する有効性決定回
路； 上記演算装置に接続され、オペランドの符号デイジット
・ビットを論理結合して、オペランドの符号の等価性あ
るいは非等価性を示す第３結果条件信号を生成する符号
回路； 上記マグニチュード比較機構および上記符号回路に接続
され、上記第１および第３結果条件信号に応答して結果
符号としてオペランドＡの符号デイジットあるいはオペ
ランドＢの符号デイジットを選択的に供給する結果符号
選択装置とを有することを特徴とする上記オペランドの
結合によつて実行される加算（ＡＤＤ）クラス処理から
生ずる結果条件を示す結果条件装置を有する演算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/291,556 US4890253A (en) | 1988-12-28 | 1988-12-28 | Predetermination of result conditions of decimal operations |
| US291556 | 1988-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02213938A true JPH02213938A (ja) | 1990-08-27 |
| JPH0447333B2 JPH0447333B2 (ja) | 1992-08-03 |
Family
ID=23120787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1328603A Granted JPH02213938A (ja) | 1988-12-28 | 1989-12-20 | 演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4890253A (ja) |
| EP (1) | EP0375948A3 (ja) |
| JP (1) | JPH02213938A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5201056A (en) * | 1990-05-02 | 1993-04-06 | Motorola, Inc. | RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output |
| US5253349A (en) * | 1991-01-30 | 1993-10-12 | International Business Machines Corporation | Decreasing processing time for type 1 dyadic instructions |
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| TW342483B (en) * | 1997-11-14 | 1998-10-11 | Winbond Electronics Corp | Serial in-circuit emulator architecture |
| US10067744B2 (en) * | 2016-12-08 | 2018-09-04 | International Business Machines Corporation | Overflow detection for sign-magnitude adders |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3694642A (en) * | 1970-05-04 | 1972-09-26 | Computer Design Corp | Add/subtract apparatus for binary coded decimal numbers |
| US4086474A (en) * | 1976-09-30 | 1978-04-25 | Honeywell Information Systems Inc. | Multiplication technique in a data processing system |
| US4229801A (en) * | 1978-12-11 | 1980-10-21 | Data General Corporation | Floating point processor having concurrent exponent/mantissa operation |
| US4288850A (en) * | 1979-01-02 | 1981-09-08 | Honeywell Information Systems Inc. | Apparatus for identification and removal of a sign signal character superimposed |
| US4320464A (en) * | 1980-05-05 | 1982-03-16 | Control Data Corporation | Binary divider with carry-save adders |
| US4460970A (en) * | 1981-05-22 | 1984-07-17 | Data General Corporation | Digital data processing system using unique techniques for handling the leading digits and the signs of operands in arithmetic operations |
| JPS59149541A (ja) * | 1983-01-28 | 1984-08-27 | Toshiba Corp | 処理条件コード生成／設定方式 |
| US4761756A (en) * | 1983-08-24 | 1988-08-02 | Amdahl Corporation | Signed multiplier with three port adder and automatic adjustment for signed operands |
| US4785393A (en) * | 1984-07-09 | 1988-11-15 | Advanced Micro Devices, Inc. | 32-Bit extended function arithmetic-logic unit on a single chip |
| JPS61275936A (ja) * | 1985-05-30 | 1986-12-06 | Yokogawa Hewlett Packard Ltd | 条件決定装置 |
| JPS62288936A (ja) * | 1986-06-09 | 1987-12-15 | Fujitsu Ltd | 十進数演算における条件コ−ド生成方式 |
-
1988
- 1988-12-28 US US07/291,556 patent/US4890253A/en not_active Expired - Fee Related
-
1989
- 1989-11-24 EP EP19890121706 patent/EP0375948A3/en not_active Ceased
- 1989-12-20 JP JP1328603A patent/JPH02213938A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447333B2 (ja) | 1992-08-03 |
| EP0375948A3 (en) | 1992-03-04 |
| EP0375948A2 (en) | 1990-07-04 |
| US4890253A (en) | 1989-12-26 |
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