JPS62236036A - ビツト・スライス・プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

産業上の利用分野 この発明は全般的にビット・スライス・システム、更に
具体的に云えばＡＬＬＪ部分に於けるデータ処理に関す
る。 ・来の技術及び問題点 ピッ１〜・スライス・システムは、ブロセッ１ｊ゛を′
へ 所定の用途の必要に合せて注文製にする手段を設８１技
術δに提供する。ビット・スライス・アーキテクチュア
は、マイクロシーケンサと拡張ビット・スライス峰術論
理装置（ＡＩＵ＞で構成されたビット・スライス・プロ
セッサを利用する。マイク［］シークンサがマイクロプ
ログラム・メモリ及びマイクロ命令レジスタと組合され
て、ビット・スライスΔＬｔＪに対する１１罪コードを
発生づる。 こういう形式のプロセッサは実効的に、更に高級な８１
粋機アーキテクヂュア内に配置される計粋機である。ビ
ット・スライス・システムを用いると、設計技術者は、
実施すべき命令の組を含めて、システムの動作の細部を
定めることが出来る。これによって設計技術者は、大抵
のプロセッサに共通の予め定められている命令の組から
外れる自由がＶｌられる。 ビット・スライスＡＬＵがシステムの基本的なＮｉ分で
ある。この素子は、それを同様な素子と接続して、任意
の所望のワード長をＩＳｌつＡＩ−Ｕを作れる様に設計
されている。Ａ　Ｌ、　Ｕスライスの要めは、同じ様な
ＡＬＵを相互接続することにＪ、って、その動作を任意
のビット数に拡張することが出来ることである。例えば
、１つの回路当り８ビツトのＡＬＵを利用する場合、４
つの回路が３２ビツト・プロセッサに対するＡＬＵを形
成する。桁上げ及びシフト線がＡＬＬＩの間の連絡をし
、この為多重ビツト算術ａｑ　ｉを行なうことが出来る
。 ビット・スライス・システムの処理速度は、種棒の部品
の速度、νｆ延＋１１聞及び発生される命令等の様な多
くの要因の関数である。限界となる１つの要因は、ＡＬ
（Ｊの処理速度である。この処理速１ｆはＡＬＬ１回路
の関数であり、更に■要なことは、種々の命令の制御の
らとにＡＬＵが行なう動作の特定の形式の関数である。 ＡＬＵを用いて簡単な動作を行なう時、所望の機能に対
する命令をビット・スライスＡＬｔＪに入力し、局部レ
ジスタ・ファイルからオペランドを出力し、その後予定
の機能に従ってデータを処理することが必要である。 ビット・スライスＡＬＵの処理速度は、行なわれる最も
「い動作によって決定される。例えば、ある数の絶対値
を求める場合、この為には、符号ビットが正の数を示し
ている場合は、ＡＬＬＪが直接的にワードを通し、符号
ビットが負の数を示している場合は、２の補数を求める
ことが必要である。 この動作は、ｒｆ号ビットの大きさを決定する為の別の
論理工程を必要とする。従って、符号ごツ１〜の状態を
決定する別の論理回路を設け、データ処理の為に、ＡＬ
ＩＪの動作モードを変更する為の制罪信号を発生ずる。 従来の装置では、最初にデータを状態論理回路で処理し
て、ＡＬＵの処理モードを決定し、その後へＬＬＩでデ
ータを処理する。これは直列モードであり、最も遅い動
作では、この結果Ａ　Ｌ、　Ｕの処理モードを決定する
為に第１の予定量の遅延が生じ、Ａ’ＬＬＩでデータを
処理する為に第２の、逐次的な予定量の；テ逗が生ずる
。ビット・スライスＡＬＵの速度を高めるには、情報の
状態を決定する為に長い理延を必要とＪ”る様なある動
作に対する遅延を最小限に抑え、直列処理形式でＡ　Ｌ
、　Ｌｌに対する制御情報を発生ずることが必要である
。 ［ハ題点を解決する為の手段及び作用 この発明は、処理するデータの状態の判定に応答して選
択可能な２つの処理通路を持つビット・スライス・プロ
セッサを提供する。並列の処理通路は、データ入力及び
データ出力を持つ算術論理装置と入力データに接続され
る側路バスで構成される。ＡＬＬＩの出力及び並列デー
タ・バスの出力がマルチプレクサの入力に接続される。 マルチプレクリはＡＬＬＩの出力又は並列データ・バス
の出力の何れかを選択する様に！ｌＪ　ａｌｌされる。 状態デコード論理回路を設けて、予定のデータ処理ｉ能
に従って入力データの状態を判定すると共に、状態の判
定に応答して状態信号を発生してマルチプレクサを制御
する。ＡＬＵ内の篩術論理機能の内の１つを選択する命
令情報を受取るデコード論理回路を設ける。マルチプレ
ックス・デコード論理回路を設けて命令情報及び状態信
号を受取り、データ処理機能に従って、ＡＬＬＩの出力
又は並列データ・バスの出力を選択する様にマルチプレ
クサを制ｉｌｌする。 ′、：。発明並ｒｊｌ、：そ。利点が史、十分〇！解。 ４る様に、次に図面について説明する。 衷−ｍ−μ ピッＩ−・スライス・プロセッサの動作第１図には全体
的なビット・スライス・システム（図面に示してない）
の一部分であるビット・スライス・プロセッサの簡略ブ
ロック図が示されている。ビット・スライス・プロセッ
サは主にビット・スライスＡＬＵ１０及びマイクロシー
ケン１Ｊ１２で構成される。これらの２つの素子が一緒
に動作してマイクロプログラムされたプロセッサとなり
、それが主メモリ・プロセッサ・プログラム（図面に示
してない）の背景の中で動作する。 主プログラムはあらゆるプロセッサが実行するのと同じ
形式のマクロ命令で構成される。マイクロプログラムが
マイク０シーケンサ１２の中に記憶されていて、実行さ
れる命令の特定の順序を決定する為に、プロセッサ内の
各々の素子を制御する様に作用し得る。マイクロプログ
ラムは士に歩進的に各々の形式のＡ　Ｌ　Ｕ　ｖＪ作、
メモリ参照及び１１０動作の素子に関する細部を対象と
している。 主メモリから１個のマクロ命令を取出して実行する（こ
とごとくのプロセッサのタスク）為、ビット・スライス
・プロセッサは、マイクロシーケンサ１２に記憶されて
いるマイクロプログラムからマイクロ命令の２つ又は更
に多くの順序を実行しなければならない。最初に、それ
がマイクロ命令の１つの順序を実行して、命令の取出し
及びデコード動作を行なう。次に、それがマクロ命令を
実施するマイクロ命令の適当な順序を実行する。 マイクロシーケンサ１２及びビット・スライスＡＬＵＩ
Ｏが両方向バス℃あるマイクロ命令バス１４とインター
フェース接続される。更に、マイクロシーケンサ１２が
マイクロプログラム・メモリ１８に対し、マイクロアド
レス・バス１６を介してマイクロアドレスを出力する。 マイクロプログラム・メモリ１８にはマイクロ命令が記
憶されており、これらのマイクロ命令がバス２０を介し
て、その中に記憶する為にマイクロ命令レジスタ２２に
出力される。マイクロ命令レジスタ２２の出力がマイク
ロ命令バス１４とインターフェース接続される。 状態マルチプレクサ２４を設番プて、一方の入力のマイ
クロ命令バス１４と他方の入力の状態バス２６に対する
インターフェースになる。状態マルヂプレク＋Ｊ２４の
出力が試験済み状態バス２８であり、これがマイクロシ
ーケンサ１２の入力に入り、状態情報を供給する。状態
バス２６がＡＬＵから１２３０を介して状態入力を受取
る。ビット・スライスＡＬＩＪ１０がシステム・インタ
ーフェース・バス３２とインターフェース接続され、こ
のバス３２が１ａ３４を介して状態バス２６ともインタ
ーフェース接続される。 動作について説明すると、ビット・スライスＡＬＵ１０
がシステム・インターフェース・バス３２に接続される
。これはこのブロックが全てのデータ及びアドレス操作
を行なうからである。ビット・スライスＡＬＵ１０の状
態情報がマイクロシーケンサ１２にインターフェース接
続され、この為、マイクロシーケンサは、適当なマイク
ロ命令の出力により、必要な任意の条件つきブランチ又
は飛越し動作を実施することが出来る。ビット・スライ
スＡＬＵ１０の動作を定める制御線はマイクロ命令バス
１４から来なＧノればならない。これが、システムの各
素子が各々の時点で行なう動作を定めるからである。 ビット・スライスＡＬＬ１１０に対する制御コードが、
マイクロ命令コード或いは縮めてマイクロコードの一部
分を構成する。マイクロコードの別の部分が、メモリ読
取、メモリ１込み、入力読取及び出力ぶ込みの様な、行
なうべきメモリ及び入力／出力動作を定めなければなら
ない。Ａ　Ｌ、　Ｕの制御コード及びメモリの制御コー
ドに専用にしなければならないピッ］・数は、ＡＬＵビ
ット・スライス機能のコード長及び発生ずる必要のある
メモリ入力／出力制御信号の数に関係する。前に述べた
様に、マイクロプログラム・メモリ１８が全てのマイク
ロコードを持っていて、マイクロ命令レジスタ２２が、
現在実行されているマイクｏ　！１７作に対するマイク
ロコードを保持している。 イ＼ マイクロシーケンサ１２がどのマイクロ命令を次に実行
すべきかを決定するが、このアドレスをマイクロプログ
ラム・メモリ１８に送らなければならない。通常、主メ
モリの主コンピユータ・プログラムに於けるのと同じ様
に、次の命令は実行中の現在の命令の直ぐ後の位置にあ
る。この為、シーケンサが菖通は現在のマイクロアドレ
スに１を川口して、次のマイクロアドレスを求める。場
合によっては、マイクロシーケンサ１２はマイクロプロ
グラム内でブランチ又はナブル−チン飛越しを行なわな
ければならない。実行すべき次のマイクロ命令への飛越
しの為のアドレスは、現在のマイクロ命令から出るもの
であるか、或いは主命令コード又は割込み状態の結果と
して発生されるアドレスでなければならない。ブランチ
・アドレスがマイクロコードの一部分及びマイクロ命令
レジスタ２２によって発生されるか、或いは内部割込み
ベクトル回路（図に示してない）にＪ：りで発生される
。従って、マイクロシーケンサ１２はブランチ、ナブル
−チン飛越し、ザブルーチン復帰を実行すべきかどうか
或いは単にマイクロプログラム・メモリ１８内の次のマ
イクロ命令アドレスへインクレメントするかについて命
令を受ける。 第２図にはビット・スライスＡＬＵ１０の簡略ブロック
図が示されている。ビット・スライスＡＬ　Ｕ　１０／
Ｊ（Ｒ１１ｉ３ｉＱＦｌ装ａ　（Ａ　Ｌ、　Ｌｌ　）　
３　Ｂヲ持チ、これが言過のＡＬＬＪの処理能力を持っ
ている。ＡＬＵ３６が２つの入力を持ち、これらが８ピ
ッ１−幅のＳバス３８及び８ビツト幅のＲバス４０に接
続されている。Ｓバス３８がマルチプレクサ４２の出力
に接続され、Ｒバス４０がマルチプレクサ４４の出力に
接続されている。マルチプレクサ４２．４４は何れもそ
の一方の入力が夫々８ビツト・バス４６．４８に接続さ
れており、これらのバスがレジスタ・ファイル５０の２
つの出力に接続されている。マルチプレクサ４２はこの
他に２つの入力を持ち、その１つが８ビツト・バス５２
に接続され、もう１つが８ビツト・バス５４に接続され
る。マルチプレクサ４４の２番目の入力がデータ・バス
５６に接続される。データ・バス５２゜５６は、夫々８
ビツトの長さである２つのデータ・ワードを入力出来る
様にする。 ΔＬＵ３６の出力が出力バス５９を介してＡ　Ｉ−Ｕシ
フト血路５８の入力に接続されると共に、乗尊−商シフ
ト回路６０の入力にも接続されている。 シフト回路５８の出力がバス６４からグー１一つきバッ
ファ６２を介してＹ出力に接続される。バス６４はマル
チプレクサ６６の一方の入力にも接続されており、その
他方の入力がバッフ７６２の出力に接続されている。バ
ッファ６２の出力がＹ出力に接続され、ビット・スライ
スＡＬＩＪ１０に対する出力を発生する。マルチプレク
サ６６の出力がレジスタ・ファイル５０のデータ入力に
接続される。 シフト回路６０の出力がバス６９を介してクロック形レ
ジスタ６８の入力に接続され、その出力がバス５４に接
続されて、マルチプレクサ４２とシフト回路６ｏの２番
目の入力の両方に入力される。除算フリップ７０ツブ７
０を設けて、ビット・スライスＡＬＬＪ１０のある処理
動作を助ける。 Ａ　Ｌ　Ｌｌ３６の入力バス３８は、バス３８をＡＬＵ
シフト回路５８の２７ｆｔ目の入力と接続する側路バス
７１を持つている。シフト回路５８が外部制却及び内部
デコード回路（図面に示してない）によって制御されて
、ＡＬＵ３６の出力又はバス７１を選択すると共に、そ
れを１桁右ヘシフトし、左へシフトシ又はそれを直接的
に通過させる。この側路バス７１の動作は後で更に詳し
く説明するが、それがこの発明の重要な一面である。Ａ
　１．　Ｌ１３６は四通の回路であり、テキサス・イン
スツルメンツ社によってＩＩＩ造される７４ＬＳ１８１
形装置に使われる回路と同様である。 レジスタ・ファイル レジスタ・ファイル５０は、１６個の８ビツト・ワード
を記憶する様に作用することが出来、Ａアドレス・バス
７２に入力されるＡアドレス及びＢアドレス・バス７４
に入力されるＢアドレスによってアドレスされた２つの
ディジタル・ワード又はオペランドを出力することが出
来る。レジス体　　　　夕・ファイル５０は、Ｃアドレ
ス・バス７６に入力される出込みアドレスを介して、元
に書込むことら出来る。更に、書込みアドレス入力を多
重化して、マルチプレクサ７８を介してＢアドレス・バ
ス７４からのアドレスを受取ることが出来る。 後で説明するが、レジスタ・ファイル５０は、フィード
バック・バス６７とインターフェース接続されるデータ
・ラッチ、及びマルチプレクサ７８によっＣ書込みアド
レス出力とインターフェース接続される肉込みアドレス
・ラッチを持っている。 肉込みアドレス・ラッチが、アンド回路８２に入力され
る線８０の虐込み０能信号によって制御され、アンド回
路８２はクロック信号のクロック作用を受

【ノる。レジ
スタ・ファイルは、夫々３状態付能バッファ８３．８４
を介して、データ・バス５２．５６にデータを出力する
ことも出来る。 動作について説明すると、レジスタ・ファイル５０４、
ｔＡＬＵ３６に２つのオペランドを供給することが出来
、或いは、データ・バス５２．５６を介して外部からＡ
ＬＬＪ３６に２つのオペランドを入力することが出来る
。その後、ＡＬＵの出力がＡＬＵシフト回′ｔＢ５８及
びＭＯシフト回路６０で構成された２倍精度シフト回路
に通される。こういうシフト回路はビット・シフト、乗
算及び除ｎを行なうのを助ける。ＡＬＬＪシフト回路５
８の出力は、シフトされていない又はシフトされたＡＬ
Ｕデータであってよいが、マルチプレクサ６６を１、Ｉ
Ｊ　ＩＩＩすることによってレジスタ・ファイル５０に
元通りに記憶することら出来るし、並びに／又は外部Ｙ
バスに出力することも出来る。２倍精度（１６ビツト）
シフト及び５ａｎでは、部分的な結果の成分がＭＱレジ
スタに記憶される。 第２図のピッ１〜・スライスＡＬＵは、下の表１に示ず
別の入力を持っている。 表　　１ 韮　　　　入ル　　　　レジスタ・ファイル（ＲＦ）み
０能。ＷＥが低であって、 低から高へのクロックの 変化が起る時に、データ がＲｒに書込まれる。特［が 高である時、Ｒ［書込みが 禁止される。 ８３−８０　　　人ｈ　　　　レジスタ・ファイルＢボ
ート読取アドレス選択 （０＝ＬＳＢ）　。 Ｏ１２入力　　　　ＤＢバス付能、低で作用。 ０８７−ＤＢＯ入力／出力　Ｂボート・データ・バス。 レジスタ・データの出力 （ＯＥＢ　＝Ｏ）又は外部デー タの入力（叶Ｂ＝１）に使 われる（０にＬＳＢ）。 Ｙ７−ＹＯ入力／出力　Ｙボート・データ・バス。 命令の結果を出力する （ＯＥＹ−０）か又はレジス タ・ファイルに外部デー タを入力するのに使われ る（０［Ｙ−１）。 ＯＥＹ　　　　入力　　　　Ｙバス出力付能、低で作用
。 Ｐ　ｌ）Ｐ　　　　入力　　　　パッケージ位置ビン。 命令の実行の問、パックー ジの位を限定する為に使 われ６３レベル入力。中 開位置に対しては開、最 上位のパッケージに対し ではｖＣＣに結合、最下位 パッケージに対してはＧＮ 口に結合。 ＳＳＦ　　　　入力／出力　特殊シフト機能。特別の命
令の実行の間、パック ージの間で必要な情報を 転送するのに使う。 ｚｔｎｏ　　　　入力／出力　装置のぜ口の検出、コレ
クタ開放。ある特殊命令 の間の入力。 Ｐ　１０ＶＲ出力　　　　大抵の位のパッケージに対し
、＾しＵ低作用伝搬／ 命令オーバーフロー。 ’１　　　Ｇ／Ｎ　　　　出ツノ　　　　大抵の位のパ
ッケージに対し、ＡＬＵ低作用発生／ 負の結果。 Ｃ→８　　出力　　　　＾［Ｕ波及桁上げ出力。 ３１０７　　　　入力／出力　両方向シフト・ビン、低
で作用。 ０１０１　　　　入力／出力　両方向シフト・ビン、低
で作用。 （Ｊｌｏｏ　　　　入力／出力　両方向シフト・ビン、
低で作用。 ５１００　　　　入力／出力　両方シフト・ビン、低で
作用。 Ｃ入力　　　　＾ＬＵ桁上げ入〕Ｊ０ １０−１７　　　入力　　　　命令入力。 ｖＣＣ２低圧電源（２ｖ）。 ｖＣＣｌ　　　　　　　　　　Ｉ１０インターフェース
電源電圧（５ｖ）。 ｎ　　　　入力　　　　ＡＬＵ入カ入代オペランド選択
状態は外部口Ａバスを選 択し、低状態はレジスタ ・ファイルを選択する。 ＧＮＤ　　　　　　　　　アース・ビン。 ＤＡＯ−ＯＡ７　　入力／出力　Ａボート・データ・バ
ス。 レジスタ・ファイル・デ ータを出力する（Ｅ＾＝０） か又は外部データを入力 １゛る（ＥＡ＝１）　。 Ｃに　　　　入力　　　　正の縁で全ての同期レジスタ
、のクロック動作をす る。 Ｃ３−Ｃｏ　　　入力　　　　レジスタ・ファイル書込
みアドレス選択。 ＾３−八〇　　入力　　　　レジスタ・ファイルＡボー
ト読取アドレス選択。 ０［八　　　　入力　　　　０＾バスイ］能、低で作用
。 ５ＦＬＹ　　　　入力　　　　Ｙバス選択、＾で作用。 ＥＢＯ，ＦＢｌ　　入力　　　　ＡＬＵ入ツノＡベラン
ドの選択。これらの入力が、Ｓ マルチプレクリがＳバス に供給するデータの出所 を選択する。ｌ）Ｓバス及び データ通路の選択の独立 の制御により、利用者は ト＾１１がデータ処理を続 ける間、ＤＢＳバス隔離す ることが出来る。 ＧＮＤ　　　　　　　　　　アース・ビン。 並列処理 第３図には、ＡＬＵ３６の動作を更にはっきりと例示す
る為に、ＡＬＵ３６、Ａ　Ｌ−Ｕシフト回路５８、側路
バス７１及び関連した回路の簡略ブロック図が示されて
いる。ＡＬＵシフト回路５８はマルヂプレク′ｖ８６を
持ち、その第１の入力がバス５９を介してＡＬＵ３６の
出力を受取り、第２の入力が側路バス７１の出力を受取
る。マルチプレクリ８６の出力がＬ／Ｒシフト回路８８
に入力される。このシフト回路は左に１ピツト、右に１
ビットシフ］・するか、又はデータを直接的に通過さけ
る様に作用し得る。Ｌ／Ｒシフト回路８８の出力がバス
６４に接続される。マルチプレクリ８６が充填論理回路
８９からシフト充填バス９１を介して充填論理を受取り
、シフト初作の為の充填ビットを供給する。 判定論理ブロック９０が、フィードバック情報の為の状
態及び制御信号を発生ずる種々の判定論理回路で構成さ
れている。判定論理ブロック９０がバス３８からの入力
データを接続バス９２を介して受取り、バス４３からの
入力情報を接続バス９４を介して受取る。記憶レジスタ
９６を設け、これが接続バス９８を介して出力バス６４
に接続され、前の処理サイクルからの情報を記憶する。 こういう記憶レジスタ９６は除算フリップ７０ツブ７０
及びＭＱレジスタ６８で構成される。記憶レジスタ９８
が出力バス６４に接続される場合が示されているが、接
続バス９８はＡＬＵ３６からの出力バス５９に直接的に
接続することも出来る。 記憶レジスタ９６の出力が接続バス１００を介して判定
論理ブロック９０に入力される。 判定論理ブロック９０は、記憶レジスタ９６に記憶され
ている全ての情報の状態又はバス４０゜′繁　　　　３
８を介してＡＬＬＪに入力されるオペランドの状態を決
定する様に作用し得る。この情報を利用して、特定の処
理動作に対するオペランドをＡＬＵに通して、それによ
って処理するか、或いは側路バス７１に通すかを決定し
、マルチプレクリ８６が適当な通路を選択する様に１Ｉ
１１制御される。判定論理ブロック９０が、特定の処理
動作に応じて、オペランドに対しである動作を行なう。 例えば、入力オペランドは排他的オア機能によって処理
することが出来るし、或いはＡＬＵの出力と一方の入ツ
ノオペランドを排他的オア機能によって処理することが
出来る。その結果がフィードバック・バスの信号を論理
高又は論理低にする。 ＡＬＵ３６が、制御バス１０４よってＡ　ｌ−Ｕに接続
されたＡＬＵデコード回路１０２によって制御される。 ＡＬＵデコード回路１０２が、命令入力ｌ０−１７とイ
ンターフェース接続された命令バス１０６からの命令を
受取る。同様に、マルチプレクサ８６及びマルチプレク
サ８８が、制御線１１０を介してデコード論理回路１０
８とインターフェース接続される。制御線１１０は充填
論理回路８９をも制御する。デコード論理回路１０８が
判定論理回路９０からのフィードバック情報をフィード
バックａ、ｌＪ御線１１２を介して受取る。判定論理回
路９０が制御Ｉ線１１６を介してデコード論理回路１１
４にインターフェースされると共に、論理インターフェ
ース回路１１８を介して状態入力と６インターフエース
接続される。論理インターフェース回路１１８は、バス
１２０を介して状態ピンからの状態情報を受取る様に作
用し得ると共に、１ＩＩＩＩＤ線１２２を介して判定論
理ブロック９０に接続されている。線１２２は記憶レジ
スタ９６にも接続されている。 動作について説明すると、ある処理動作は、データをＡ
ＬＵによって処ｐｌ＋するか、或いはデータを側路バス
７１を介してマルチプレクサ８６に通過させるかを決定
する為には、その前にレジスタ・ファイル５０からの出
力のオペランドに関する情報を必要とする。例えば、あ
るオペランドの絶対値を希望する場合、最初に符号ビッ
トの大ぎさを決定し、その後止の符号ビットが存在すれ
ば、データを直接的に出力するか、或いは符号ビットが
口であれば、このデータの２の補数を発生する為に、こ
のデータをＡ　Ｌ　Ｕ　３６で処理することが必要にな
る。この発明の処理形式では、Ａ　Ｌ　Ｕ　３６はデー
タの２の補数を発生する様に構成することが出来、判定
論理ブロック９０はマルチプレクサ８６を制御すること
により、データの通路を決定することが出来る。従って
、最大の遅延は、符号ビットの大きさを決定するのに要
する時間ど、この情報をデコード論理回路１０８にフィ
ードバックして、適当なバス５９又は７１を選択する為
の時間である。ＡＬＬＪ３６が２の補数を発生する処理
時間が、状態決定時間の和より長い場合、それが制限因
子になる。これは、ＡＬＬＩ３６が最初にバス１０６の
命令によって制御され、この命令がＡＬＵを、２の補数
を発生する様にデータを処理するモードに設定する並列
動作である。従って、Ａ　Ｌ　Ｕ　３６は、判定論理ブ
ロック９０に於ける符号ビットの大ぎざの状態の決定と
同時に、データを処理している。これは、符号ビットの
大きさを最初に決定し、その決定が出た後にデータを処
理する様にＡＬＵ３６．り、ｌ、＋＋御する必要はない
から、ビット・スライスＡ　Ｌ　ＬＪの処理速度をかな
り速める。 従来のシステムでは、側路通路７１を利用することが出
来なかった。この為、ＡＬＬＩ３６の処理モードを設定
する前に、データの状態を決定することが必要であった
。士に述べた絶対１１（！の例では、この為には最初に
符号ビットの大きざを決定し、その後ＡＬＵを制御して
、２の補数を発生するか或いはデータを通過させること
が必廿であった。 その為、絶対値動作の処理時間が、判定論理ブロック９
０を通る遅延口、１間、ＡＬＵデコード論理回路を変更
して、モードをＡ　Ｌ、　Ｕ内の正しいモードに代える
為のフィードバック時間、及びＡＬＵの処理時間の和に
なる。事実上、これは判定ブロック９０の第３図に示し
た制御フィードバック線１１２を１的にＡＬＵデコード
回路１０２に接続することになる。この発明では、ＡＬ
Ｕ３６は判１・、　　　定論理ブロック９ｏによって判
定が下される時間の間、あるモードに設定してデータを
処理することが出来、その後の遅延は、側路バス７１又
はＡＬＵ３６の出力の何れかを選択するのに要する時間
だＧ）である。この選択時間は、ＡＬ　Ｕ　３６のモー
ドを変更するより６ずつと速く、この結果、ある機能で
は大幅に速度が速くなる。勿論、側路バス７１を用いて
ら速度上シフが実現されない様なＡＬ　ｔＪのある機能
があることを承知されたい。 Ａ　Ｌ　（Ｊマルチプレクサ 第４図には、第３図のマルチプレクサ８６及びＬ　／　
Ｒシフト回路８８のブロック図が示されている。図面全
体にわたり、同様な部分にｔよ同じ参照数字を用いてい
る。デコード論理回路１０８が１．ｌＩりｕ用固定メモ
リ（ＣＲＯＭ）によって表わされ、これが８ビツト・ワ
ードで構成される命令バス１０６からの命令と、状態バ
ス１２０及び判定−理ブ「１ツク９０からのフィードバ
ック線１１２の状態情報の両方をその入力に受取る。マ
ルチプレクサ８６が一群のアンド論理グー１−として構
成されており、このグー１〜の入力がＡＬＵ３６の出力
バス５９及び側路バス７１と、ＣＲＯＭ１０８の出力と
インターフェース接続されている。バス５９が８ビット
出力ＦＯ−Ｆ７を供給し、バス７１が８ビット出力５ｏ
−８７を供給り゛る。 マルチプレクサ８６にあるアンド・ゲートは、右シフト
、左シフト及びシフトしない状態を持つ様に構成されて
いる。空いたピッ１−を充填する別の論理回路が設【ノ
られている。同様に、側路バス７１の情報に対し、右シ
フト、左シフト及びシフトなしの状態を作るアンド・グ
ー１−が設けられている。 ７入力マルチブレクサ回路１３０の６つの入力がバス５
９の２番目乃￥８番＋−４のヒラｌ−Ｆ　１−・Ｆ７に
インターフェース接続され、そのＩＩＩＩＩＩＩｌ入力
がＣＲＯＭ１０８のＳＲＸ出力に接続されている。 マルチプレクサ１３０が右シフト機能を持ち、ＳＲＸ出
力によって制御される。右シフト動作に対する充填ビッ
トを供給する為、アンド・ゲート１３２の−ｈの入力を
バス９１に接続し、他方の入力をＣＲＯＭ１０８（７）
ＭＳ　ＩＯＸ線に対する出力に接続されている。Ｆ　Ｏ
−Ｆ　６線に接続された７つの入力を持つンルチブレク
リ゛回路１３４を設置ノで、通過機能を持たせ、その制
御線はＣＲＯＭ１０８のＳＴＸ出力に接続する。バス５
９のビットＳ７がアンド・ゲート１３６によって選択さ
れ、その他りの入力がＣＩ（０Ｍ１０８のＭＦ７Ｘ出力
に接続されている。 ７入力マルチブレクサ回路１３８の７つの入力がバス５
９のビットＦＯ−Ｆ６に大々接続され、そのυ１ｔｌｌ
ｌ入力がＣＲＯＭ１０８のＳＬＸ出・力に接続され、左
シフト機能を持つ様になっている。左シフト動作に対す
る充填ビットがアンド・ゲート１４０から供給される。 このゲートの一方の入力がシフト充填バス９１に接続さ
れ、他方の入力がＣＲＯＭ１０８のＬＳＩ０Ｘ出力に接
続されている。 マルチプレクサナ１３０の７つの出力が、８個の６入力
オア回路１４２の夫々１つの入力に接続され、その各々
がバス６４の８木の出力線Ｘ　Ｏ−×７の内の１つにイ
ンターフェース接続されている。マルチプレクサ１３０
の出力は、入力線１：１−Ｆ７がオア回路１４０に接続
されていて、それを出力線Ｘ０−Ｘ６と関係づける様に
接続されている。アンド・グー１−１３２の出力がオア
・ゲート１４０の入力に接続され、それを×７線に関係
づけて、充填ピッ１−を供給する。マルチプレクサ１３
４の出力が、線ＦＯ−Ｆ６がＡア回路１４０にインター
フェース接続されて、それを夫々線Ｘ　Ｏ−Ｘ　８と関
係づ番ノる様に、オア回路１４０にインターフェース接
続されており、アンド・ゲート１３６の出力がＦ１ａに
関連するオア・ゲート１４０に入力される。マルチプレ
クサ１３８の出力が、入力線ＦＯ−Ｆ６が出力線Ｘ１−
Ｘ７に関連するオア回路１４０にインターフェース接続
される様に、オア回路１４０にインターフェース接続さ
れ、アンド・ゲート１４０の出力がＸＯ線に関連するオ
ア・グー１−１４０に接続されて、最下位ピッ１〜にえ
１する充填ビットを供給する。従って、マルチプレクサ
１３０，１３４．１３８及び関連へ したアンド・ゲート１３２，１３６，１４０が、夫々右
シフ１〜、左シフト及び通過形態を作る。 ７入力フルヂブレクサ１４４の入力が側路バス７１の線
５ｌ−８７にインターフェース接続され、その制御入力
がＣＲＯＭ１０８のＢＳＲＸ出力に接続されて、右シフ
ト機能を作る。マルチプレク＋Ｊ　１４４（１）出力ｔ
ｆｉ、線３１−３７が夫々線ｘＯ−×６にインターフェ
ース接続される様に、オア回路１４２にインターフェー
ス接続されている。アンド回路１４６が充填論理の為に
設けられていて、その−ｈの入力が充填論理バス９１に
接続され、他方（７）　入力ｆｆｉ　ＣＲＯＭ　１０８
　カラｆ）　Ｍ　ＣＯＸ　ｌｊＪ　Ｉ１１線に接続され
る。アンド・グー１〜１４６の出力が、×７出力線に関
″＆するオア回路１４２の入力に接続される。７入力マ
ルチプレクナ１４８の入力が１８１−８７に接続され、
その制御入力がＣＲＯＭ１０８からのＢＰＸ制御線に接
続される。線３１−８７に対応するマルチプレクサ１４
８の入力が、夫々線Ｘｌ−Ｘ７に１３１連するオア回路
１４０に接続される。アンド・ゲート１５０の−ｈの入
力がバス７１の５Ｏ１ｉｌに接続され、他方の入力が［
３Ｐ　Ｘ　ａＩｌｌ　ＩＩＩ線に接続される。出力アン
ド・ゲート１５０がオア回路′１４０の入力に接続され
て、それをｘＯ出力線と関係づける。マルチプレクサ回
路１４８及びアンド・ゲート１５０がバス７１に対１゛
る直通路を作る。 追加の充填論Ｌ’ｌ！　ｎ能の為に、別のアンド・ゲー
ト１５２，１５４，１５６が設けられている。アンド・
グー１〜１５２の一方の入力が充填論理バス９１に接続
され、他方の入力がＣＲＯＭ１０８のＬＱＩＯＸ出力に
接続され、その出力がｘＯ線に関連づ゛るオア回路１４
２に接続される。アンド・ゲート１５４の一方の入力が
バス５９のＥ７線にインバータ１５８を介して接続され
、他方の入力がＣＲＯＭｌＣＲＯＭ１０８（７）線に接
続され、その出力が×７線に１！］連するオア回路１４
０に接続さ机る。アンド・ゲート１５６の一方の入力が
充填論理バス９１に接続され、他方の入力がＣＲＯＭ１
０８からのＭＳＩでＦＸ線に接続される。アンド・グー
１−１５６の出力が×７線にｌ！Ｉ連するオア・ゲート
１４０に接続される。 第５図には、マルチプレクサ回路１３０，１３４．１３
８，１４４．１４８の論理回路の回路図が示されている
。この論理回路が７個のアンド・グー＋−ｉ　ｅ　ｏを
用いて構成されており、その各々の一方の入力が制御線
１６２に結合されている。 残りの入力が７木の別々の入力線を構成し、出力ら別々
である。 第６図には、判定論理ブロック９０及び関連したデコー
ド論理回路１１４の回路図が示されてい。 る。然し、判定論理ブロック９０のあるｗＡ埋回路は、
装置全体にわたって分布させることが出来るので、他の
場所に入っていてもよいことを承知されたい。デコード
論理回路１１４はプログラム可能な論理アレー（ＰＬ△
）であり、これはアンド及びオア論理回路で形成されて
いる。アンド論理回路が水平ね及び垂直線で表わされ、
その選ばれた交点はアンド機能を表わす［゛ドラ］・」
を打っである。こういうドツトは実質的に多重入力アン
ド・ゲートの入力を表わしており、垂直線が出力を表わ
り°。デコード論理回路１１４の第２のアレーが、水平
線と交差づ゛るアンド論理アレーのｆｆ！Ｉｉ￥線によ
って表わされ、このアレーはＡアｎ能を表わす。水平線
が１個のオア回路の出力を表わし、その入力は選ばれた
水平線及び重置線の交点にあるｒＸＪで示す。ＰＬＡ１
１４のアンド部分に対する入力は、８ピツ（・命令バス
１０６と線１６８の別の入力信号で構成される。 ＰＬΔ１１４がオア・アレーの水平部分の出力からの複
数個の制御出力線１７０を持っている。 これが種々の制御機能を行なう。この内の最初の８木の
制御線が、夫々アンド・ゲート・アレー１７２のアンド
・ゲートの−ｈの入力に入力される。 アレー１７２内の各々のアンド・グー１−の出力が、８
入力ノア・ゲート１７４の１つの入力に入力される。ノ
ア・ゲート１７４の出力が、アンド・ゲート・アレー１
７６にある７個のアンド・ゲートの内の１つの一方の入
力に入力される。ノア・グーＩ−１７４に関連するアン
ド・ゲートの他方の入力が、ＰＬＡ１１４からの１木の
出力ａ、ＩＩ　Ｉｌｌ線に接−（続される。アンド・ア
レー１７６にある各々のアンド・ゲート１７６の出力が
、夫々７入力ノア・ゲート１７８の１つの入力に入力さ
れる。ノア・ゲート１７８の出力が反転ＳＳＦ信号を構
成し、これがバッファ１８０を介して線１１２に入力さ
れる。これは実質的に第３図の判定論理ブロック９ｏか
らのフィードバック信号である。 デ」−ド論理ブロック９ｏには種々の入力信号が供給さ
れる。これらは側路バス７１からの５Ｏ−８７出力、バ
ス９４から受取る接続バス４ｏのｆｌｏ−Ｒ７出力、乗
算−商レジスタ口８及び除算フリップフロップ７０に対
応する、ＭＱＯ−ＭＱ７出力と呼ぶ記憶レジスタ９６か
らの出力である。 バス９２からのＳＯビット及びバス１６０からのＭＱ２
ビットが、排他的オア・ゲート１８２の２つの入力に入
力され、このゲートの出力がアレー１７２のナンド・ゲ
ート１８４に接続される。更に、朗他的ノア回路１８２
の出力がオア・ゲート１８６の一方の入力に入力され、
このゲートの他方の入力がＲＯ（ｆｆｉ　ｅに接続され
、その出力がシフト充填論ｖｉＩＭ号ＣＲＦである。 バス１６０からのＭＱＯ及びＭＱ７ビツ１へが排他的オ
ア・ゲート１８８に入力され、このグー１〜の出力がア
レー１７２にあるプント・グー］・１９０の他方の入力
に接続される。バス９２からのＳＯ及びＳ７ビツ１〜が
排他的ノア回路１９２に入力され、その出力がアレー１
７２にあるプント・グー１−１９４の他方の入力に接続
される。除算フリップフロップ７０の出力からの除算ビ
ットＤＩＶＯ及びＤＩＶ２が排他的オア・ゲート１９６
に入力され、このゲートの出力がアンド・グー１−１９
８の一方の入力に接続される。このナンド・ゲートの他
方の入力が除算フリップ７０ツブ７０から出力されるＤ
ＩＶ１信号に接続される。ナンド・グー１−１９８の出
力がアンド・ゲート２００の他りの入力に接続される。 Ｄ　Ｉ　Ｖ　１信号がアンド・ゲート２０２の他方の入
力にも入力される。 ＭＱＩ入力がインバータ２０４によって反転されて、ア
レー１７２にあるアンド・グー１−２０６の他方の入力
に入力される。ｗ７ビツトがインバータ２０８で反転さ
れ、アレー１７２にあるアンド・ゲート２１０の他方の
入力に入力される。ＭＱ７信号がインバータ２１２で反
転され、アレー１７２にあるアンド・ゲート２１４の他
方の入力に入力される。 人々Ｒバス４０及びＡＬＵ出力バス５９からのＲ７及び
Ｆ７ピツ１〜が、排他的オア・ゲート２１６に入力され
、その非反転出力がアレー１７６にあるアンド・ゲート
２１８の他方の入力に接続される。排他的オア１７４の
出力がアレー１７６にあるアンド・グー１−２２０の他
方°の入力に接続される。排他的オア・グー１−２１６
の反転出力がシフト充填論理用のＱＢＴ信号である。Ｄ
　Ｉ　Ｖ　Ｏピット、ＭＣ０ＬＩＴのＡＬＬＩ桁上げ出
力及びＳ　Ｕ　ＢΔＤＤビットが３入力排他的オア・ゲ
ート２２２に入力され、このゲートの出力がアレー１７
６にあるアンド・ゲート２２４の他方の入力に接続され
る。Ｄ　Ｉ　Ｖ　１信号がインバータ２２６で反転され
、３入力オア・ゲート２２８の１つの入力に入力され、
このゲートの出力がアレー１７６にあるアンド・ゲート
２２８の他方の入力に接続される。 ＤＩＶＯ１Ｆ７及びＲ７４３号が３入力アンド・ゲ−ｌ
−２３０の１つの入力に夫々入力され、このゲートの出
力がオア・グー１〜２２８の１つの入力に接続される。 ＤＩＶＯ信号がインバータ２３２を介して、３入力アン
ド・グー１−２３４の１つの入力に入力され、Ｆ７信号
がインバータ２３６で反転されてアンド・ゲート２３４
の１つの入力に入ノｊされ、Ｒ７ビツ１−がアンド・ゲ
ート２３４の残りの入力に入力される。 ＭＯＯＵＴビットのＡＬＬＪ桁上げ出力が排他的オア・
ゲート２３８の１つの入力に入力され、その他方の入力
がＡＬＵのＣＲＹ７桁上げ出力に接続される。新地的オ
ア・ゲート２３８の出力がアレー１７６にあるアンド・
ゲート２４０の他方の入力に接続される。 Δｌ−ｕ桁上げ出力ＣＲＹ　７がインバータ２４２を介
して３入力ＩＪ他的オア・ゲート２４４の１つの入力に
接続され、その他の２つの入力が夫々Δｉ　Ｕ桁上げ出
力Ｃ０ＵＴ及びＢＣＤ２信号に接続環　　　　される。 ＩＪＩ’　ＩＩ！！的オア・ゲート２４４の出力がアレ
ー１７６にあるナンド・ゲート２４６の他方の入力に接
続される。ＡＬＵ桁上げ出力Ｃ０ＵＴ及びバス９２から
のＳ７ビツ１−が３入力（、″池内オア・グーｈ　２４
８の２つの入力に入力され、このグー１〜の出力が、第
４図のマルチプレクサ回路に対して右シフト充＆）−１
論理を行なうＳＲＦ信号である。 １３ＩＩ！Ｉ的オア・グー１−２４８の３番目の入力が
、ノア・グー１−２５０の出力に接続され、このゲート
の１つの入力が減搾／加粋信号５ＬＪＢＡＤＤに接続さ
れる。オア・ゲート２５０の他方の入力が拮他的オア・
ゲート２５２の出力に接続される。排他的オア・ゲート
２５２の２つの入ツノが、夫々命令ワードの４番目のピ
ッ１〜及びバス９４のＲ７ビットに接続される。 初年について説明すると、ノア・ゲート１７８からのＳ
ＳＦ出力が、第４図のデコード論理回路１０８に対する
制御信号又はフィードバック通路になる。これがマルチ
プレクサ８６及びＬ／Ｒシフト回路８８を制御する。こ
の回路から得られるフィードバック情報が、除算フリッ
プ７０ツブ、記憶レジスタ９６の出力及びＲバス４０及
びＳバス３８の何れかの出力で構成される。Ｓバス３８
は側路バス７１の情報を持っている。この情報がＰｌ−
Ａ１１４の論理に従って、ＳＳＦの発生を制御する。 上に述べた絶対値関数を作る例では、Ｓバス３８で符号
ビットの大きさがどうであるかを決定することが必要で
ある。符号ビットの大きさから、負の数であることが判
った場合、データをＡ　ｌ−ｕ３６で処理して、データ
の２の補数を発生し、その後マルチプレクサ８６でバス
５９の出力を選択することが必要である。然し、符号ビ
ットから正の数であることが判った場合、ＡＬＵ３６を
迂回して側路バス７１でデータを処即しざえすればよい
。その時、最初に符号どツトの大きさを決定し、その後
ΔＬ　Ｕ　３６をデータを処１’ｌ！　Ｌ、て２の補数
を発生するか或いはデータを直接的に通過させるかする
様に制御づ゛ることは不要である。前に述べた様に、こ
れによって処理速度がかなり高くなる。 絶対値の例では、命令ワードは、バス１０６を介してＰ
ＬＡ１１４に入力される命令ワードのビット１０−１７
に対応する”　ＯＯＯ１００１０”で構成される。各々
の命令ごツトが７レーに直接的に入力されると共に、イ
ンバータ２５４を介して反転した形で入力される。絶対
値に対する論理！状態がアレー１１４に対する入力線２
５８に示されている。更に、命令の実行中にパッケージ
の位を限定する為に使われる３レベル入力である制御信
号ＭＳＰを低に設定し、この結果インバータ２５６の入
力が高になる。アレー１１４のアンド部分にある垂直１
ｆｊ２５８が、選ばれた水平線の交点に「ドツト」を持
つことが示されている。ビット１０−１２．１４、Ｉ５
及び１７では、接続された交点は、ワードの反転形式に
対するｂのであるが、ビット１３及び１６ｔ’は、交点
が非反転入力に接続される。 アレー１１４のオア部分では、水平線２６０が、「ＸＪ
を何した交点でオア機能を持つ。この結果、アレー１７
２にあるアンド・ゲート２１０の１つの入力に対して出
力が出る。これが事実上アンド・ゲート２１０を付能す
る。アンド・グー１〜２１０に対づる他方の入力がイン
バータ２０８の出力に接続されており、このインバータ
の入力がピットＳ７に接続されている。Ｓ７が低であれ
ば、これは正の数であることを示しており、アンド・ゲ
−Ｉ−２１０の出力が高になり、ノア・グー１〜１７４
の出力が低になり、これによってアンド・ゲート２２０
の出力を強υＪ的に低にする。アンド・グーｌ−２，２
０の他力の入力が水平ＩＩＱ２６２に接続されているが
、この水平線は手直１’！１１２５８との交点にｒＸＪ
を侍っており、オア機能であることを示している。従っ
て、絶対ｆｌ（ｌａ能により、アンド・ゲート２２０の
他方の入力が高になる。アレー１７２にあるアンド・ゲ
ート２１０とアレー１７６にあるアンド・ゲート２２０
の両方が材面され、８７ピツトの状態によってＳＳＦの
レベルを決定することが出来る様にする。８７ビツトが
、バス３８のデータに対する最上位ビット、叩ら符号ビ
ットである。このビットがルリ御信号ＳＳＦの状態“ゝ
　　を決定する。ビットＳ７にある符号ピッ１−が低で
□　　　あって、正であることを示す場合、ＳＳＦが低
であり、側路バス７１を選択する。他方の状態では、Ａ
ＬＵ３８が選択される。従って、第５図の回路は、判定
論即ブＤツク９０に対して必要な判定論ｉ１１を持つと
共に、線１１２を介してデコード・ブ１−１ツク１０８
に送られるフィードバック情報を作る。デコード論理回
路１０８はＰＬＡ１１４にある情報と、アレー１７２．
１７６及びノア・グーｊ〜１７４，１７８の論Ｊ’ｌで
構成される。図面には示してないが、別の論理アレーが
ＡＬＬＩ３６と、マルチプレク１す８６及びＬ／Ｓシフ
ト回路８８の両方に対して設けられている。この論理ア
レーは、アンド・ゲートのアレー及びオア・ゲートのア
レーを使う点で、アレー１１４と非常によく似ている。 この発明のビット・スライス・プロセッサの特定の処理
機能を選択するには、命令入力１０−１７に命令を入力
して、特定の命令を選択しさえずればよい。下記の表は
、この発明のビット・スライス・プロセッサに対する命
令を示す。これらの命令は５つのグループに分けて配置
されている。 表２　　命令の組 命令ピッ１〜 （［３−１０） １６進コード　簡略記憶記号　　　　　機　　能０　　
　　　　　　　　特殊　　（注１）１　　　＾［１０１
１＋ｓ＋ｃｎ＜注２）２　　　　　　　　３ＵＢＲ１１
＋３＋（：ｎ　　（注２　）３　　　５ｔｌＢＳ　　　
　　ｎ＋ｓ＋ｃ、　（注２）４　　　１Ｎｃｓ　　　　
　５ａｃｏ（１２）５　　　１ＮＣＮＳ　　　　５ａｃ
ｎ（ｔｔ２＞６　　　１ＮｃＲＲ４Ｃｎ（注２） ７　　　１８ｃＮＲＲ＋Ｃｏ（注２） ８　　　　　　　　　　特殊　　（注３）９　　　　Ｘ
ＯＲＲＸＯＲＳ　Ｈｆ２　）Ａ　　　　ＡＮＤ　　　　
　ＩＩＡＮＤＳ（注２）Ｂ　　　　ＯＲＲｏｌ（Ｓ　（
注２） ＣＭＡＭＤ　　　　ＲＨＡＮＯＳ　（注２）Ｄ　　　　
ＮＯＲＲＩＩＯＩｔＳ（ｕ２）Ｅ　　　　　　　　　　
八ＮＤＮＲＲＡＮＤＳ（注２）Ｆ　　　　　　　　　　
特ＩＡ（注４）表２　　命令の組（続き） 命令ビット １　　　　５ＲＡＤ　　　　　＊ｖｆ４右二ｒｉ２　　
　　　ＳＲＬ　　　　　論理右単独３　　　　５ＲＬＤ
　　　　　論理右二重４　　　　　ＳＬＡ　　　　　算
術左単独５　　　　５ＬＡＤ　　　　　算術左二重６　
　　　　ＳＬＣ円形左単独 ７　　　　　Ｓｌ、ＣＤ　　　　　円形左：ｆｆ１８　
　　　　ＳＲＣ円形右単独 ９　　　　　Ｓｌ？ＣＤ　　　　　円形右二重へ　　　
　ＨＱＳｌｌＡ　　　　通過（ｒ−Ｙ）及び算術右ＨＱ
１３　　　　　ＨＱＳＩ（Ｌ　　　　通過（Ｆ−Ｙ）　
及ヒ論理右ＨＱＣＨＱＳＬＬ　　　　通過（Ｆ−Ｙ）及
び論理表Ｈ０Ｄ　　　　　ＨＱＳＬＣ通３ｉｆ＋（Ｆ−
Ｙ）　及’ＣＦＦ１形左ＨＱＥ　　　　　ＬＯＡＤＨＧ
　　　　通過（ｒ−Ｙ）、７１ＦＤ−トＨＱ（Ｆ＝ＨＱ
） Ｆ　　　　　ＰＡＳＳ　　　　　通過（ｒ−Ｙ）る為に
使われる。 表２　　命令の組（続き） 命令ビット （＋７−１４） １６進コード　簡略記憶記号　　　　　機　　能Ｑ　　
　　　５ＥＴ１　　　　　ビットをセット１　　　　８
ＥＴＯビットをリセット ２１Ｂ１　　　　　　試験ビット（１）３　　　　　Ｔ
ＢＯ試験ビット（０） ４　　　　　ＡＢＳ　　　　　絶対値 ５　　　　５ＨＴＣｒｆ号の人ぎさ／２の補数６　　　
　＾００１　　　　　直接加算７　　　　５ＵＢＩ　　
　　　直接減算３　　　　８ＡＤＯＳに対してＲのバイ
ト加算９　　　　　ＢＳＵＢＳ　　　　ＲからＳのバイ
ト減算Ａ　　　　　ＢＳｕＢＲＳからＲのバイト減算Ｂ
　　　　　ＢＩＮＣ８Ｓのバイト・インクレメントＣＢ
ＩＮＣＨ３負のＳのバイト・インクレメント Ｄ　　　　　ＢＸＯＲＲ及びＳのバイトＸＯＲ、、Ｅ　
　　　　ＢＡＮＤ　　　　　Ｒ及びＳのパイ１〜八ＮＯ
Ｆ　　　　　ＢＯＲＲ及びＳのバイトＯＲ表２　　命令
の組（続き） 命令ピッＩ〜 （［７−１４） １６進コード　簡略記憶記号　　　　　機　　能Ｑ　　
　　　ＣＲＣｖｉ環冗艮度 記号のｇＡｖ４ １　　　　　ＳＱＬ　　　　　Ｓ／Ｒ選択２　　　　３
ＮＯＲＨ単−艮正規化 ３　　　　０ＮＯＲ８２倍長正規化 ４　　　　　ＤＩＶＲＦ　　　　除算剰余ＦＩＸ５　　
　　５ＤＩＶＱＦ　　　　符号ツキ除算ノ商ＦＩＸ６　
　　　５ＨＵＬＩ　　　　符号つき乗算の繰返し７　　
　　８ＨｕＬＴ　　　　符号つき乗算の終了８　　　　
　ＳＤｍＮ　　　　符号つき除算の初期設定９　　　　
　ＳＤｍＳ　　　　ｉｊ’４ツ＠除算（７）ＩＦＤ始Ａ
　　　　　５ＤＩＶＩ　　　　符号つき除算の繰返しｒ
３　　　　　ＵＤＩＶＩＳ　　　　符号なし除算の開始
ｃ　　　　　ｕｏｍ　　　　符号なし除算の繰返しＤ　
　　　　ＵＨＵＬＩ　　　　符号なし乗算の繰返しＥ　
　　　　５ＯＩＶＩＴ　　　　符号つぎ除算の終了Ｆ　
　　　　ＵＤＩＶＩＴ　　　　符号なし除算の終了表２
　　命令の組（続き） 命令ビット １６進コード　簡略記憶記号　　　　　機　　能ＯＣＬ
Ｒクリア Ｉ　　　　　ＣＬＲクリア ２　　　　　ＣＬＲクリア ３　　　　　ｃｔ、ｎ　　　　　クリア４　　　　　Ｃ
ＬＲクリア ５　　　　　Ｃ１，Ｒクリア ６　　　　　ＣＬＩｔ　　　　　クリア７　　　　８Ｃ
ＤＢＩＮ　　　　ＢＣＤから２進へ８　　　　　ｒ、Ｘ
３Ｂｃ　　　　３増しバイト補正９　　　　　ＥＸ３Ｃ
３増しワード補正Ａ　　　　　５ＤＩＶＯ符号つき除算
のオーバーフローの検査 Ｂ　　　　　ＣＬｆｌ　　　　　クリアＣＣＬＩｔ　　
　　　クリア ［）　　　　　ＢＩＮＥＸ３　　　２進から３増しへＥ
　　　　　ＣＬＲクリア １”　　　　　ＨＯＰ　　　　　動作なし表３　　　ル
ープ１の命令 命令ピッ１− １６進コード　前筒３５吐展　　　　　　機　　能０　
　　　　　　　　　特殊　　（注１）Ｉ　　　　　ＡＤ
Ｄ　　　　　　＋ｔ＋ｓ＋ｃ、　　（注２）２　　　５
ＵＢｌｔ　　　　Ｒ＋３＋（：ｏ（注２）９　　　　Ｘ
ＯＲＢＸＯＲ３（注２） Ａ　　　　ＡＮＤ　　　　　ＲＡＭＤＳ（注２）Ｂ　　
　　ＯＲＲＱＩＩＳ（注２） ＣＭ八へＯＲＨＡＮＯＳ　　（注２） Ｄ　　　　　ＮＯＲＲＮＯＩｔＳ（注２）Ｅ　　　　　
　　　　　ＡＨＤＮＲＩｔ　　　Ａｔ４Ｏ８（１２）Ｆ
　　　　　　　　　　特殊　　（注４）注：１．　１６
進コードＯはグループ４の命令をアクセスＪる為に使わ
れる。 能を１命令サイクルで行なう為に使われる。 ３、１６進コード８はグループ３の命令をアクセスする
為に使われる。 ４、１６進コードＦはグループ５の命令をアクセスする
為に使われる。 表４　　グループ３の命令 命令ビット （＋７−１０） ＯＰコード（１６進）　簡略記憶記号　　　機　　能０
８　　　　　　５ＥＴ１　　　　　ビットをセット１８
　　　　　　５ＥＴＯビットをリセット２８　　　　　
　　ＴＢＩ　　　　　試験ビット（１）３８　　　　　
　　ＴＢＯ試験ピッ１〜（０）’１８　　　　　　　Ａ
ＢＳ　　　　　絶対値５８　　　　　　５）４１Ｃ符号
の大きさ／２の補数 ６８　　　　　　　ＡＤＤＩ　　　　　直接加算７８　
　　　　　５ｔｌＢＩ　　　　　Ｍ接Ｎｎ８８　　　　
　　　Ｂ＾００　　　　Ｓに対してＲのバイト加算 ９８ＢＳＵＢＳ　　　　Ｒカ’３Ｓ（７）ハイドｌｉ算
へ８　　　　　　　ＢＳｔｌＢＩＩ　　　　ＳからＲの
バイト減算ＢＢ　　　　　　　ＢＩＮＣ３Ｓのバイト・
インクレメント Ｃ（３Ｂ［ＮＣＮ５　　　　負のＳのバイト拳イン１、
　　　　　　　　　　　　　　　　　　　クレメントＤ
８８ＸＯＲＲ及ＵＳ（１）ｔ＜イｔ−Ｘ０ＲＥ８　　　
　　　　ＢＡＮＤ　　　　　Ｒ及びＳのバイト八Ｎ口Ｆ
　８　　　　　　　ＢＯＲＲ及びＳのバイ１−０８表５
　　グループ４の命令 命令ビット ０Ｐコード（１６進）　簡略記憶記号　　　機　　能０
０　　　　　　　ＣｌＩＣ循環冗長１立記号の累積 １Ｑ　　　　　　　ＳＥＬ　　　　　Ｓ／Ｒ１！択２　
Ｑ　　　　　　　５ＮＯＲＨ単−長正規化３０　　　　
　　０ＮＯＲ８２倍長正規化４　Ｑ　　　　　　　［１
ＩＩＦ　　　　ｆｉＴｈＷ剰余ＦＩＸ５０　　　　　　
　ＳＤ［ＶＱＦ　　　　符号ツキ除算（７）商ＦＩＸ５
　Ｑ　　　　　　　５ＨＵＬＩ　　　　符号つき乗算の
繰返し７　Ｑ　　　　　　　５ＨｕＬ丁　　　符号つき
乗算の終了８０　　　　　　５ＤＩＶＩＮ　　　　符号
つき除算の初期設定 ｇ　Ｑ　　　　　　　ＳＤｍＳ　　　　符号つき除算の
開始Ａ　Ｏ５ＤＩＶＩ　　　　符号つぎ除算の繰返しＢ
　ＯＵＤＩＶＩＳ　　　　符号なし除算の開始ＣＱ　　
　　　　　ｔｌｏＩＶｌ　　　　符号なし除算の繰返し
［）　Ｑ　　　　　　　ＵＨＵＬＩ　　　　符号なし乗
算の繰返しＥ　ＯＳＤｍＴ　　　　符号つき除算の終了
Ｆ　ＯＵＤｍＴ　　　　符号なし除算の終了衣６　　グ
ループ５の命令 命令ピッ１〜 （１７−１ｏ） ＯＰコード（１６進）　簡略記憶記号　　　機　　能Ｏ
Ｆ　　　　　　ＣＬＲクリア Ｉ　Ｆ　　　　　　　ＣＬＲクリア ２　Ｆ　　　　　　　ＣＬＲクリア ３　Ｆ　　　　　　　ＣＬＲクリア ４　Ｆ　　　　　　ＣＬＲクリア ５　Ｆ　　　　　　　ＣＬＲクリア ６　Ｆ　　　　　　ＣＬＲクリア ７１”　　　　　　　ＢＣＤＢＩＭ　　　　ＢＣＤから
２進へ８Ｆ　　　　　　　ＥＸ３ＢＣ３増しバイト補正
９Ｆ　　　　　　　［Ｘ３Ｃｌｉｔ、’７−ト？ｌＩｌ
正Ａ　Ｆ　　　　　　　５ｏｔｖｏ　　　　符号つき除
算のオーバーフローの検査 Ｂ　Ｆ　　　　　　ＣＬＲクリア ＣＦ　　　　　　ＣＬＲクリア ＤＦ　　　　　　　ＢＩＮＥＸ３　　　２進から３増し
へＥ　Ｆ　　　　　　　ＣＬＲクリア Ｆ　Ｆ　　　　　　　ＨＯＰ　　　　　動作なし要約す
れば、ある更にｌＩＪ雑な機能の並列処理を行なう処理
部分を持つビット・スライス・ブロセッ１すを提供した
。この処理部分がＡＬＵを含み、このＡ　Ｌ　Ｕが２つ
の入力のデータを受取り、デコード論即回路によって制
御されて、処理の後にデータを出力する。ＡＬＬＩの一
方の入力とＡ　Ｌ、　ｔＪの出力の間に並列通路が設け
られている。Ａ　Ｌ　Ｕ又は並列通路の出力がマルチプ
レクリによって選択され、左／右シフト回路に入力され
て、シフ１−機能を行なう。判定論理回路を設けて、処
理すべきデータに関する状態情報を決定し、フィードバ
ック情報を利用してマルチプレクサを制御する。こうし
てＡＬＵは、判定論理回路が動作している時間の間にデ
ータを処理することが出来、判定論理回路はその後ＡＬ
ＬＩからの処理済みの出力データ又は側路通路の何れか
を選択することが出来る。 この余分の側路通路がある機能に対する処理速度を畠め
、この通路を選択する為の状態情報がＡＬＵに於Ｇ）る
実際の処Ｉ！ｐと並列に決定される。 好ましい実施例を詳しく説明したが、特許請求の範囲に
よつＣ定められたこの発明の範囲内で、種々の変更を加
えることが出来ることは云うまでもない。 以上の説明に関連して更に下記の項を開示する。 （１）　　処１１１！するデータを入力するデータ入力
手段と、複数個の予定のデータ処理機能の内の選ばれた
１つに対する命令情報を入力１゛る命令入力手段と、前
記データ入力手段にインターフェース接続されたデータ
入力を持っていて、複数個の選択可能な算術論理機能の
内の１つに従ってデータ出力を出力する為に、受取った
データを処理する１次処理手段と、前記データ入力手段
にインターフェース接続されたデータ入力を持っていて
、予定の算術論理機能に従ってデータを処理する並列処
理手段とを有し、前記１次及び並列処理手段は受取った
データを同時に処理する為に前記データ入力手段からデ
ータを受取り、更に、マルチプレックス制御信号を受取
って、該マルチプレックス制御信号の制御のもとに、そ
れからの出力として前４１次又ｔま並列処理手段の何れ
かの入力を選択するマルチプレックス手段と、前記デー
タ入力手段及び前記マルチプレックス手段の出力の闇の
ビット・スライス・プロセッサで処理されるデータとイ
ンターフェース接続され、前記予定のデータ処理機能の
内の選ばれた１つに従ってデータ状態を決定し、前記予
定のデータ処理機能並びに前記命令入力手段から受取っ
た命令情報に従って状＠信号を出力する状態論理手段と
、前記命令入力１段にインターフェース接続され、予定
のデコード論理機能に従って前記命令情報をデコードし
て、６０記１次処理手段をａＩ１１１ｔＩｌシて、前記
予定の算術論理機能の内の１つを選択すると共に、前記
状態論理手段を制御して、前記データの処理中の選ばれ
た点で該データとインターフェース接続される様にして
、対応する状態信号を発生する第１のデコード論理手段
と、前記マルチプレックス手段にインターフェース接続
されて、前記命令入力手段とインターフェース接続され
、前記命令情報を受取ってデコードすると共に、前記状
態論理手段から状態信号をも受取って、前記命令情報並
びに前記状態論理手段によって決定されるデータ状態の
両方の関数として前記マルチプレックス手段を制御し、
前記状態論理手段がデータ状態を判定する間、データを
前記１次処理手段及び１）ム記並列処理手段によって同
時に処理することが出来る様にすると共に、前記マルチ
プレックス手段が前記１次又は並列処理手段の何れかの
出力を選択して、判定及び処理が並列に行なわれる様に
する第２のデコード論理手段とを右するビット・スライ
ス・プロセツナ。 （２）　　第（１）項に記載したビット・スライス・ブ
１コセッ１ノに於て、データ入力手段が、入力データを
記憶するレジスタ・ファイルと、レジスタ・ファイルに
データを入力する為に、外部データ・ボートをレジスタ
・ファイルとインターフェース接続する入力インターフ
ェース手段と、外部アドレスを受取り、その中にデータ
を記憶する為又はそれからデータを検索する為に、１１
を記レジスタ・ファイルをアクヒスするアクレス手段と
、レジスタ・ファイルから出力する為に、レジスタ・フ
ッイルから読取る為のアクセス・データを受取るデータ
出力手段とで構成されているビット・スライス・プロセ
ッサ。 （３）　　第（１）項に２戟したビット・スライス・ブ
１】セッサに於て、前記１次処理手段が譚術論理装置で
構成されるビット・スライス・プロセッサ。 （４）　　第（１）項に記載したビット・スライス・プ
ロセッサーに於て、前記並列処理手段が、前記データ入
力手段の出力を前記マルチプレックス手段の対応する１
つの入力に接続する側路バスを持ら、データがマルチプ
レックス手段を通過出来る様にするビット・スライス・
プ［］セッサ。 （５）　　第（１）項に記載したビット・スライス・プ
ロセッナに於て、前記マルチプレックス手段が、第１の
デコード論理回路から受取った信号に従って、データを
左又は右シフトする手段を有し、右シフト又は左ジノｉ
・が前記予定の論理ｎ能によって決定されるビット・ス
ライス・プロセッサ。 （６）　　第（１）項に記載したビット・スライス・プ
〔１セツサに於て、前記状態論理手段が前記デー少入力
手段とインターフェース接続されて、前記予定のデータ
処理機能に従って入力データの状態を決定し、該状態信
号が前記マルチプレックス手段が前記１次処理手段の出
力又は並列処理手段の出力の何れを選択するかを決定す
るビット・スライス・プロセッサ。 （１）　　第（１）項に記載したビット・スライス・プ
ロセッサに於て、前記状態論理手段が前の処理動作の結
果を求めて、ＡＬＵの出力とインターフェース接続され
、前記状態信号が予定のデータ処理機能に従って、前の
動作からのデータの状態を決定するピッ］〜・スライス
・プロセッサ。 （８）　　処理するデータを入力するデータ入力手段と
、データ入力及びデータ出力を持つと共に、ＡＬＵ制御
信号によって選択し１！Ｉる複数個の予定１１．　　　
　の論理機能の内の１つに従って、受取ったデータを処
理するｎ術論理装置と、前記データ入力にインターフェ
ース接続されたデータ入力を侍っていて、予定の搾術論
し’１機能に従ってデータを処理する並列処理手段とを
有し、前記算術論理装置及び＋’ｒｔ記並列処ＩＩ１手
段は前記入力手段からのデータを同１１．’ｌに処理し
、更に、前記詐術論理装置の出力及び前記並列処理手段
の出力を受取って、マルチプレックス制り１１信号を受
取ったことに応答して前記出力の内の一万を選択するマ
ルチプレックス手段と、前記データ入力手段にインター
フェース接続されていて、予定の状態判断！３　ｔＰ＝
に従って入力データの状態を決定する状８論理手段とを
有し、前記予定の状態判断Ｊ１準は状態制御信号によっ
て選択可能であり、前記状態論理手段が前記状態制御信
号によって選択された予定の状態判断褪準に従って、入
力データの状態を示す状態フィードバック信号を発生し
、更に、マルチプレックス制御信号及び前記フィードバ
ック状態信号を受取り、前記マルチプレックス手段を制
御して、前記マルチプレックス制御信号及びフィードバ
ック状態情報に従って、ＡＬＵの出力又は並列処理手段
の出力の何れかを選択して、選ばれたマルチプレックス
制御信号に対し、前記フィードバック状態信号が、前記
マルチプレックス手段によって△Ｌ　ＬＪの出力が選択
されるか並列処理手段の出力が選択されるかず決定され
る様にするマルチプレックス制御手段と、命令情報を受
取って復号して、複数個の予定のデータ処理園能の内、
前記命令情報によって選択された各々の予定のデータ処
理機能に従って、前記Ａ　Ｌ　Ｕ制御信Ｈ１前記マルチ
プレックス制御信号及び前記状態制！２１１信号を発生
ずる命令デコード手段とを有するビット・スライス・プ
ロセッサ、。 （９）　　第（１）項に記載したビット・スライス・プ
ロセッサに於て、前記並列処理手段が、１）ａ記データ
入力手段及びマルチプレックス手段の間に接続されたデ
ータ・バスで構成されるビット・スライス・プロセッサ
。 （１０）　　第（１）項に記載したごツ１−・スライス
・プロセッサに於て、前記状態１ｇ号が第１の状態及び
第２の状態を持つ信号で構成され、第１の状態は前記マ
ルチプレックス手段によって緯術論周１装置の出力が選
択されることに対応し、前記第２の状態は前記マルチプ
レックス手段によって並列処１！１！手段の出力が選択
されることに対応するビット・スライス・ブロセッナ。 （１１）第（１）項に記載したビット・スライス・プロ
セッサに於て、前記マルチプレックス手段が２つの入力
及び１つの出力を持つマルチプレクサであるビット・ス
ライス・プロセッサ。 （１２）第（７）項に記載したビット・スライス・ブＬ
ｌ　ｔ７ツリ゛に於て、前記命令デコード論理手段がプ
ログラム可能な論理アレーで構成されるビット・スライ
ス・プロセッサ。 （１３）第（７）項に記載したビット・スライス・プロ
セッサに於て、前記データ入力手段が、予定の記憶位置
に複数個のデータ・ワードを記憶するデータ・レジスタ
・ファイルと、前記レジスタ・ファイルに情報を記憶す
る為又は前記レジスタ・ファイルから情報を取出す為に
、外部アドレスを受取ったことに従って予定の１つの記
憶位置をアクセスするアクセス手段と、前記データ・レ
ジスタ・ファイルからデータを取出す時に前記レジスタ
・ファイルからのデータを出力する手段とで構成されて
おり、該データが前記ｎ術論理装首及び前記並列処理手
段に出力されるピット・スライス・ブＬルツ１す。 （１４）　　ピッ１−・スライス・プＯセツ１すでデー
タを処１１１！する方法に於て、処理する入力データを
受取り、複数個の予定のデータ処Ｉ！１！機能の内の１
つを選択する命令情報を受取り、ＡＬＵ制御信号によっ
て選択可能な、複数個の選択可能な算術論理機能内の１
つに従って受取った入力データを処理し、前記選択可能
な口術論Ｌ＋１！ｎ能によるデータ処理と並列に、予定
の並列算術論理機能に従って入力データを処理し、マル
チプレックス制御信号を受取ったことに応答して、出力
の為に、並列算術論理機能又は選択可能な詐術論理機能
の内の１つだけを選択する為に、前記選択可能な算術論
理機能によって処理されたデータ及び前記並列Ｑ術論１
１１　ｇｌ能によって処理されたデータを多重化し、前
が　　　　記予定のデータ処理機能に従って、１１ｉ埋
されたデータの状態を決定して、データが選択可能な算
術論理機能によって処理すべきであるか或いは並列算術
論理機能によって処理すべきであるかを決定し１．ｌｔ
１列１）術論Ｉｌ１機能又は選択可能な算術論理機能の
どららを利用すべきかを示す状態論理信号を介’Ｉ　Ｌ
、選択可能な鳴術論理機能の内の１つを選択し１１つ状
態論理信号の発生を制御する様に作用し得る複数個の制
御信号を発生する為に、命令情報を復号し、命令情報の
復号によって発生された１つの制御信号を受取り且つ状
態信号を受取ったことに応答して、マルチプレックス制
御信号を発生して、マルチプレックス制御信号が状態信
号並びに命令情報の復号によって発生されたυ制御信号
の両方の関数である様にする工程を含む方法。 （１５）第（１４）項に記載した方法に於て、データを
処理する並列の工程が、データをバスに通過さけること
で構成されていて、並列処理詐術論理機能がデータの状
態に影響を与えない様にする方法。 （１６）第（１４）項に記載した方法に於て、選択可能
な算術論理機能を用いてデータを処理する工程が、デー
タを、制：；＋＋　１．ｓ号によつて選択される複数１
１１ｆｆの算術論理機能を持つ算術論理装置にに入力す
ることである方法。 （１７）第（１４）項に記載した方法に於て、状態信号
を発生する工程が、第１及び第２の状態を持つ状態信号
を発生することであり、第１の状態は選択可能な算術論
理機能が選択されることに対応し、第２の状態は並列算
術論し！ｌ！機能が選択されることに対応する方法。

【図面の簡単な説明】

第１図はピット・スライス・ブロヒツ１ｊのブロック図
、第２図はピット・スライスＡＬＬＪのブロック図、第
３図は処理速痘を＾める為のＡＬＬＩ及び側路通路のブ
ロック図、第４図はマルチブレクリ及びＬ　／　Ｒシフ
Ｉ−回路の１１コック図、第５図は第４図のマルチブレ
ク１ノーの回路図、第６ａ図および第６ｂ図は処理すべ
きデータに関する状態情報を決定りるデコード論理ブロ
ックの回路図である。 主な符号の説明 １２：マイクロシーケンナ ３６：へＬ　Ｕ ３８：データ・バス ５ｏ：レジスタ・ファイル ７１：側路バス ８６：マルチプレクサ ９０：判定論理ブロック １０８：デコード論理回路

Claims (1)

【特許請求の範囲】
1. 処理するデータを入力するデータ入力手段と、複数個の
   予定のデータ処理機能の内の選ばれた１つに対する命令
   情報を入力する命令入力手段と、前記データ入力手段に
   インターフェース接続されたデータ入力を持っていて、
   複数個の選択可能な算術論理機能の内の１つに従ってデ
   ータ出力を出力する為に、受取ったデータを処理する１
   次処理手段と、前記データ入力手段にインターフェース
   接続されたデータ入力を持っていて、予定の算術論理機
   能に従ってデータを処理する並列処理手段とを有し、前
   記１次及び並列処理手段は受取ったデータを同時に処理
   する為に前記データ入力手段からデータを受取り、更に
   、マルチプレックス制御信号を受取って、該マルチプレ
   ックス制御信号の制御のもとに、それからの出力として
   前記１次又は並列処理手段の何れかの入力を選択するマ
   ルチプレックス手段と、前記データ入力手段及び前記マ
   ルチプレックス手段の出力の間のビット・スライス・プ
   ロセッサで処理されるデータとインターフェース接続さ
   れ、前記予定のデータ処理機能の内の選ばれた１つに従
   ってデータ状態を決定し、前記予定のデータ処理機能並
   びに前記命令入力手段から受取った命令情報に従って状
   態信号を出力する状態論理手段と、前記命令入力手段に
   インターフェース接続され、予定のデコード論理機能に
   従って前記命令情報をデコードして、前記１次処理手段
   を制御して、前記予定の算術論理機能の内の１つを選択
   すると共に、前記状態論理手段を制御して、前記データ
   の処理中の選ばれた点で該データとインターフェース接
   続される様にして、対応する状態信号を発生する第１の
   デコード論理手段と、前記マルチプレックス手段にイン
   ターフェース接続されて、前記命令入力手段とインター
   フェース接続され、前記命令情報を受取ってデコードす
   ると共に、前記状態論理手段から状態信号をも受取って
   、前記命令情報並びに前記状態論理手段によって決定さ
   れるデータ状態の両方の関数として前記マルチプレック
   ス手段を制御し、前記状態論理手段がデータ状態を判定
   する間、データを前記１次処理手段及び前記並列処理手
   段によって同時に処理することが出来る様にすると共に
   、前記マルチプレックス手段が前記１次又は並列処理手
   段の何れかの出力を選択して、判定及び処理が並列に行
   なわれる様にする第２のデコード論理手段とを有するビ
   ット・スライス・プロセッサ。